跨导运算放大器设计实例

1跨导运算放大器设计实例李福乐[e-mail]2Specifications•CSMC0.6umDPDMCMOSProcess•GBW100MHz,PM60whenCL=2pF•DCGain80dB•Outputswing4V(differential)•Fulldifferentialarchitecture•LowPower(LargeFOM)所设计的OTA要应用于课程设计10bitcyclicADC中。在开关电容ADC中，ADC的速度取决于级电路的建立速度，而级电路的建立过程可视为由大信号压摆区和小信号线性建立区构成，其中，小信号建立区的时间通常要占到总建立时间的80%~90%，因此，OTA的大信号压摆率对ADC的速度影响较小；从另一个方面来说，压摆率只取决于偏置电流，当偏置电流和电容确定后，无论输入管的VGS-VT是大是小，压摆率都不变。对于连续信号处理电路，我们希望OTA在整个设计带宽内工作时，输出信号不会因为摆率跟不上而幅度受限，这个时候需要SR/GBW大一些，即输入管的VGS-VT大一些；但是，对于采样信号处理电路，比如我们所要设计的ADC，当我们确定好偏置电流，然后降低输入管的VGS-VT，这个时候，SR不变，GBW变大，即SR/GBW变小了，而昀终的建立时间反而缩小了，ADC的速度加快了。因此，SPEC中没有提出对SR的具体要求。注意：不同应用对SR/GBW的不同要求！3Designflow•MOSTparametersofthespecifiedprocess•Decidingtheoptimalstructure•Mainstagecircuitdesign•Biasdesign•Commonfeedbackdesign•Layoutdesignandverification•LPE&Post-sim4MOSTparameters•u?Cox?–Findoutun,up,toxnandtoxpfrommodellibrary•K’?oxoxoxCtε=min50oxLt≈siDsiCtε='2oxCKnμ=1DoxCnC=+()2siBDsiBVtqNεφ−=()2'DSGSTWIKVVL=−expGSVnkTqDSIsi:wi:在设计中，昀重要的是晶体管的电流公式；根据晶体管的电流公式可知，我们要首先确定由工艺确定的K’，Cox5MOSTparameters•u?Cox?–Findoutun,up,toxnandtoxpfrommodellibrary•K’?722.7210oxCFcm−≈⋅0.34oxpFcmε=12.5oxtnm≈1sipFcmε=1.2~1.5n=2426ncmVsμ≈2192pcmVsμ≈VEn~=5V/umVEp~=3V/um?在设计中，昀重要的是晶体管的电流公式；根据晶体管的电流公式可知，我们要首先确定由工艺确定的K’，Cox拿到一个工艺MODEL后，首先根据库中提供的un,up,toxn,toxp来推导出设计所需的Cox,K,以及估计VEp,VEnn的值与VBD电压有关，其值通常在1.2~1.5之间。特别地，VE的值与晶体管的VDS有关，它可通过以下的方法来估计：编写SPICE程序对一个晶体管进行工作点分析(.op)，所加的偏置电压尽量接近实际电路中要用到的情况，比如VGS-VT=0.2V,VDS=0.3~0.4V，仿真完毕后，从.lis文件中找到该晶体管的IDS,gds,然后用公式VE=IDS/(L*gds)来估计VE。参数VE主要与增益有关，相比于其他设计量，增益是难以准确设计的指标；因此，我们也无须得到非常精确的VE值，而只需一个比较保守的估计值，这样设计出来的增益更容易在仿真中通过。本胶片中给出了设计中要用到的0.6umCMOS工艺的相关参数的值。6Equationstoremember()()2'1DSGSTDSWIKVVVLλ=−+1EDSDSDSVLrIIλ==2DSmGSTIgVV=−VE为工艺参数2EVGSTVLAVV=−()234GSTTVVfnLμπ−=2'234ieqmdVkTRdfg⎛⎞=+⎜⎟⎝⎠()2'1GSBRRRRn=++−22FieqfoxKFdfdVWLCf=Stronginversion本胶片中的公式必须熟记在心！这些公式除了告诉我们如何去计算增益、带宽和噪声这些指标之外，更重要的是，它告诉了我们这些指标与具体电路设计变量（如VGS-VT,L等）之间的关系，分析、熟记和理解这些关系，有助于培养模拟电路设计的sense，而sense对于模拟电路设计是非常重要的。注意：如果VGG-VT=0.2,则有：Av=10*VE*L，若L=1um,根据上一胶片中VE的估计值，可知PMOS的增益约为30，NMOS的增益约为50。当然，晶体管的增益也与VDS有关，一般来说，晶体管的单级增益可认为在10~100的范围内。7MostlyusedamplifiersAvg.~AT3~AT4Larg.~2Gainboosting6Small~AT3Including2-stagecascode7Max.Avg.Max.SmallAvg.Swing~AT3~AT2~AT~AT2~ATAdc4Mid.10Miller2-stage56Larg.2Foldedcasc.45Mid.1.33Symmetrical(B=3)34Max.1Telescopic24Max.1SimpleOTA1noiseGBWPowerStructureNum.胶片中给出了常用的OTA结构以及各种结构的特点。其中AT表示单个晶体管的增益：AT~=10*VE*L.根据SPEC中增益大于80dB的要求，只有第5，6和7类OTA可选择；第7类的OTA可以是对称-2级cascode结构，也可以是folded+2级cascode结构，前者适用在GBW不是特别大的情况，通过令B1来获得比较高的FOM，后者的FOM相当于前者B=1的情况，但其GBW可以做得很大。8Example2:2-stagecascodeOTAOutputswing?Bias?1:B?这是一个对称-2级cascode结构OTA的主级，其特点是当GBW的要求不是特别高时，B可增大，从而实现比较高的电流效率。在设计OTA之前，我们先来定性分析这种结构有无可能达到SPEC要求：1）增益：2级cascode可将增益增加到AT的3次方，因此可以实现80dB以上的低频增益；2）尽管2级cascode减小了outputswing，但在昀小4.5V的电源电压下，单端outputswing~=4.5-6*VDSSAT2V，显然仍有可能满足outputswing方面的要求。那么，现在我们面临的设计任务是：1）设计主级电路中各元件的具体参数，包括M3与M6的比例B；2）设计为主级电路提供偏置电压的偏置电路；3）设计稳定全差分OTA输出共模电平的共模反馈电路。9Simulationcircuitforota’smainstageOTA的主级电路决定了整个OTA的GBW,PhaseMargin,SR,PowerDissipation等主要指标,其他电路,即偏置电路和共模反馈电路,都是为主级电路服务的.因此，当我们开始设计一个OTA时,可先设计和调试主级电路。全差分主级电路在仿真调试时需要预先设定直流工作点和稳定共模电平，在这里，我们先用简化的偏置电路和共模反馈电路模型来为主级电路服务。这样做的好处是，第一：在主级电路的仿真中我们可以很灵活地调整电路模型的参数来优化电路工作点；第二：主级电路设计完毕后，这些优化的参数可用作偏置电路和共模反馈电路设计的目标。偏置电路模型：对于OTA来说，其性能由各个支路的电流决定，偏置电路的任务是给主级电路各支路设定稳定而合适的直流电流。在主级电路中，对偏置电流来说，昀敏感的偏置电压是vb1，而对vb2~vb5均不敏感。因此，vb1不能由一个固定的直流电平来设定，因为，在不同的工艺corner下，或者由于工艺中的随机变化，固定的vb1会带来较大的偏置电流的变化，在设计中，vb1由偏置电路中的PMOS管的Vgs来产生，这个PMOS管与主级电路中vb1控制的PMOS管构成了电流镜；而vb2,vb3可简单地通过对vb1偏移固定的直流电压差来得到，只要偏移的电压差能保证相应的PMOS管有合适的Vds，能工作在饱和区即可。共模反馈电路模型：任务是设定全差分主级电路的输出工作点，这样AC分析才能得以进行。根据共模反馈的电路原理，我们应该得到这样一个Vcmfb：Vcmfb=vb1–(vcmo–(op+on)/2)图中的电路模型正是完成这样的功能；差分输出的共模电压分量(op+on)/2由两个电阻分压得到，为了防止并入到输出端的电阻会降低OTA输出电阻，模型中的电阻的取值应远大于OTA输出电阻，这里取为1G。10Step1:确定B第一步：确定B。由：GBWft4/(2B+6)和ft4=3un(VGS-VT)4/(4nπL42)可推得：4nπL42(2B+6)GBW3un(VGS-VT)4需要我们确定的参量有：B,L4,(VGS-VT)4，这里有三个未知量，而只有一个不等式，因此，需要做一些合理的设计假设：考虑到电流匹配的要求，构成电流镜的晶体管的VGS-VT取得大一些，L也取得大一些，L取大也有利于增益，但L的取值过大会大大降低ft，所以应谨慎取大：令(VGS-VT)4=0.4V,L4=1um又，这里取n=1.25，将以上定义的值代入不等式，可得到：B13.25由上式，为了降低功耗，可取B=13，而实际上，B的取值应保守得多，这是因为：1）由于GBW取决于PMOS输入管的跨导，而fnd取决于M4,它是NMOS管，这样，在不同的工艺corner下，fnd/GBW的值会有所变化；2）在所有的corner下，所得到OTA的昀大GBW可为昀小GBW的2倍，因此，在设计中，为了保证GBW总是大于100MHz，我们需要将TT情况下的GBW设计得大一些，比如说是指标的1.5倍，这又增加了对fnd的要求，即B应该更小一点。综上两点，为了保证一定的设计裕度：取B=4这里所取的B值，与其他所设计的电路参数一样，仅作为仿真的起点，具体的B值，还可通过后面的仿真来验证和调整。11Step2:确定输入MOST确定B后，由GBW和CL推出Gmi：GBW=BGmi/(2πCL)=Gmi=2πCLGBW/B=314u对于输入MOS管，如果OTASPEC中指定了SR，则可根据(VGS-VT)1=SR/GBW来设计，在本设计中，没有指定SR的指标，那么，在设计中一般取VGS-VT=0.2V，对于输入差分对，VGS-VT取得小一些，对降低offset有利，而且，这个值也能保证输入晶体管工作在强反型区，这样，我们才可用常用的平方律公式来设计。由Gmi=2IDS1/(VGS-VT)1=Gmi=10IDS1=IDS1=31.4uA再由：Gmi=uCox(W/L)(VGS-VT)2=W/L=37.6这里有W，L两个未知量，但只有一个等式，因此要根据具体情况先给一个未知量设定一个合理的值，然后求得另外一个未知量：对于输入管，L应取得小一些，这里我们用的是0.6um的工艺，可直接取L1=Lmin=0.6um=W1~=22.6um值得指出的是，这里的设计结果是基于工艺库TT、常温的条件下，根据经验，在所有的设计corner中，昀大的GBW可达昀小GBW的2倍！另外，vb3,vb4控制的MOS晶体管的CDB也会增大输出端的电容负载。因此，为了确保在所有的corner下都能达到设计指标，我们可对上述设计结果进行合适的成比例放大(1.5倍左右），取：IDS1=50uA,W1=36从寄生效应、匹配设计和版图设计等方面考虑，一般对大W/L的晶体管版图采用多指设计，每指的W/L一般取为10~20，且指数尽量为偶数（为了尽量减小漏区面积），因此，输入晶体管的参数昀终设计为：W1=9umL1=0.6umM1=4IDS1=50uA12St