《CMOS集成电路闩锁效应》第十一章课件

1《CMOS集成电路闩锁效应》讲义ESDNMOS寄生NPNNMOS自身存在一个寄生的横向NPN，该寄生NPN可以承受非常大的电流，当它导通时可以提供低阻旁路通路快速泄放大量的ESD静电电流。NMOS源极是寄生NPN发射极，漏极是NPN集电极，衬底PW是NPN基极。在NMOS正常工作电压偏置条件下，寄生NPN是处于截止状态，因为Ib（衬底电流）几乎等于零，也就是它的反馈电压Vb=Ib*Rp几乎等于零，发射结是零偏，集电结是反偏。PWp+p+n+P-subn+n+n+VDDRpVSS(b)VSSNPNRpVDD(a)2《CMOS集成电路闩锁效应》讲义雪崩击穿当PN结反偏时，PN结反向漏电流主要是由耗尽区自由移动的热载流子和在中性区扩散的载流子组成。随着VDD电压不断升高，加载在反偏漏极与衬底之间的PN结反向电场也不断升高，当反偏电场大于105V/cm时，漏极反偏的PN结发生雪崩击穿，并产生雪崩倍増效应。产生雪崩倍増效应时，耗尽区的热载流子可以从晶格碰撞获得足够的能量挣脱化学键的束缚，产生电子-空穴对形成自由电子和空穴，自由电子在电场中被加速，再与晶格碰撞，产生更多的自由电子和空穴。自由电子会沿着电场方向漂移到漏极，因为漏极的电位最高。空穴会流向衬底形成Ib，因为衬底的电位最低。(a)(b)(c)SiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiVhVt1It2VIVt2ABCD3《CMOS集成电路闩锁效应》讲义ESDNMOS的版图ESDNMOS寄生NPN的性能决定了ESDNMOS的ESD鲁棒性，目前有几种方法可以提高寄生NPN的ESD鲁棒性：第一种方法是增大衬底的等效电阻Rp；第二种方法是增大衬底的衬底电流Ib；第三种方法是增大寄生NPN的发射区和收集区的面积。SABAAPWN+P+polyAA’S1S2W1W4W2W34《CMOS集成电路闩锁效应》讲义寄生NPN非均匀导通问题虽然可以通过增大单个NMOS的沟道宽度和并联多个NMOS来增大NMOS寄生NPN的发射区和集电区的面积，从而提升寄生NPN的ESD鲁棒性，但是这种并联多个NMOS的器件结构存在寄生NPN非均匀导通的问题。PWp+p+n+P-subn+n+n+Rpn+n+n+n+n+n+n+n+n+RpRpRpRpRpRpRpRpVDDVSSIbIbIbIbIbIbIbIbIb5《CMOS集成电路闩锁效应》讲义GTNMOS电源钳位保护电路GTNMOS（GateTriggerNMOS）是RC栅触发NMOS电源钳位电路。电路加载电源电压正常工作时，A点的电压等于B点的电压，反向器C点的电压等于D点的电压VSS，ESDNMOS栅压Vgs等于0V，ESDNMOS依然处于关闭状态。所以该电源钳位ESD保护电路一直工作在关闭状态。当正的ESD脉冲+VESD发生在VDD管脚时，+VESD电压大于0V，因为RC延时此时B点电位依然是0V，A点的电位是+VESD，C点的电位等于A点的电位，所以ESDNMOS栅压Vgs等于+VESD，此时ESDNMOS导通泄放ESD静电电流。当负的ESD脉冲-VESD发生在VDD管脚时，ESDNMOS寄生N型二极管开启泄放ESD静电电流。ESDNMOS电阻R1NMOS栅电容VDD管脚内部电路VSS管脚PMOSNMOSABCD6《CMOS集成电路闩锁效应》讲义GTNMOS电源钳位保护电路0.0E+002.0E-024.0E-026.0E-028.0E-021.0E-011.2E-010123456789Id(A)Vd(V)3.3VESDNMOSIV曲线Vg=0VVg=0.2VVg=0.4VVg=0.6VVg=0.8VVg=1VVg=1.2VVg=1.4VVg=1.6VVg=1.8VVg=2VVg=2.2VVg=2.4VVg=2.6VRC栅触发ESD保护电路可以降低ESDNMOS的Vt1。栅电压Vgs越大，ESDNMOS沟道的宽度越宽，电流越大，形成更多的热电子撞击漏极耗尽区的电子空穴对，产生的雪崩电流也越大，雪崩电流流经PW的等效电阻Rp，形成的反馈电压也越大。Vg越大，ESDNMOS的雪崩击穿电压越小。7《CMOS集成电路闩锁效应》讲义GTNMOS电源钳位保护电路ESDNMOS开启后沟道电子被加速成热电子，热电子撞击电子空穴对形成雪崩电流，空穴被PW接触收集，形成电流Ip，Ip流经PW的等效电阻Rp，形成压降Ip*Rp，当Ip*Rp大于0.6V，ESDNMOS寄生的NPN开启导通。直流偏置条件下，雪崩击穿电压BV随Vg变化的曲线，ESDNMOSBV随着栅电压Vg的增大而降低。当栅压Vg大于0.5*3.3V=1.67V时，BV几乎不会随着Vg的变化而变化。也就是Vg小于1/2倍器件的电源电压时，BV随着Vg的变化最明显。VSS+VesdPWp+p+n+P-subn+n+n++VesdIpVSS+VesdRpVb-+-++--+-++RpVb-+-++--+-++++++++++++++++++++Ip01234567891000.511.522.533.5BV(V)Vg(V)3.3VESDNMOSBV和VgBV8《CMOS集成电路闩锁效应》讲义GTNMOS电源钳位保护电路ESDNMOS的总沟道宽度是800um，Vt1是6.57V，It2是3.58A，它可以承受的HBMESD电压是It2*1.5k=3.58*1.5=5.37KV，1.5Kohm是HBM模型人体等效电阻。添加的内容1E-101E-081E-061E-041E-021E+0000.511.522.533.540123456789I_Leakage(A)I_tlp(A)V_tlp(V)3.3VRC栅触发NMOSTLPIV曲线I_tlp(A)I_Leakage(A)9《CMOS集成电路闩锁效应》讲义STNMOS电源钳位保护电路STNMOS（SubstrateTriggerNMOS）是衬底触发NMOS电源钳位电路。电路加载电源电压正常工作时，A点的电压等于B点的电压，反向器C点的电压等于D点的电压VSS，ESDNMOS栅压Vgs等于0V，衬底的电压也等于0V，此时ESDNMOS依然处于关闭状态，所以该电源钳位ESD保护电路一直工作在关闭状态。当正的ESD脉冲+VESD发生在VDD管脚时，+VESD电压大于0V，因为存在RC延时，此时B点电位依然是0V，A点的电位是+VESD，C点的电位等于A点的电位，所以ESDNMOS衬底电压Vb等于+VESD，Vb与VSS之间产生电流Ib，Ib会在PW的等效电阻Rp上形成压降Ib*Rp，当Ib*Rp0.6V，该反馈电压会使寄生NPN发射结正偏，从而导致寄生NPN导通。当负的ESD脉冲-VESD发生在VDD管脚时，ESDNMOS衬底PW与漏极之间的寄生二极管正偏，所以ESDNMOS寄生的NPN导通泄放ESD静电电流。ESDNMOS电阻R1NMOS栅电容VDD管脚内部电路VSS管脚PMOSNMOSABCD10《CMOS集成电路闩锁效应》讲义STNMOS电源钳位保护电路当电路中C点的电位Vb与VSS存在电势差，Vb与VSS之间产生电流Ib，Ib会在PW的等效电阻Rp上形成压降Ib*Rp，当Ib*Rp0.6V时，该反馈电压会使寄生NPN发射结正偏，从而导致寄生NPN导通。SABAAPWN+P+polyAA’VbVSSPWp+p+n+P-subn+RpVDDVSSn+n+p+VDDIbIbRp11《CMOS集成电路闩锁效应》讲义STNMOS电源钳位保护电路可以在ESDNMOS的源极有源区增加一个环形的NW包围ESDNMOS，迫使Vb与Vss的电流Ib流向电阻率更高的P-sub，而不是集中在电阻率低的PW。等效电阻Rp主要由P-sub决定，所以可以得到更高的Rp。反馈电压Ib*Rp也会相应更高，可以使寄生NPN在更低的ESD电压条件下开启导通，也就是降低了它的Vt1。SABAAPWN+P+polyAA’VbVSSPWp+p+n+P-subn+RpVDDVSSn+n+p+VDDRpIbIbPWPWNWNW12《CMOS集成电路闩锁效应》讲义CMOS寄生PNPNCMOS集成电路中寄生PNPN结构是由寄生的横向NPN晶体管和的纵向PNP晶体管通过PW的等效电阻Rp和NW电阻Rn耦合组成。在导通的情况下，它具有非常大的单位面积通流能力，可以提供低阻旁路通路快速泄放大量的ESD静电电流。RpRnVDDVSS(a)(b)NWPWP-subVSSVDDRnRpn+p+n+p+PNPNPNVDDVSSp+NWPWn+(c)13《CMOS集成电路闩锁效应》讲义CMOS寄生PNPN3.3VPNPN结构的TLPIV曲线图，它的Vt1是14.8V，Vh是4.17V，It2是2.9A。如果用该3.3VPNPN结构设计电源电压钳位ESD保护电路，它的Vt1那么大，当ESD发生时，PNPN结构还未导通，ESD静电放电可能已经击毁内部电路。虽然它的Vh只有4.17V，它不会引起3.3V的电路发生闩锁效应，但是它并不适合作为3.3V电路的电源电压钳位ESD保护电路，因为它的Vt1太高，必须降低Vt1。AAPWN+P+NWW1W2W3W4S1S2S3S4L1L2L3L41E-111E-091E-071E-051E-031E-0100.511.522.533.5024681012141618202224I_Leakage(A)I_tlp(A)V_tlp(V)3.3V寄生PNPN正偏TLPIV曲线I_tlp(A)I_Leakage(A)14《CMOS集成电路闩锁效应》讲义CMOS寄生PNPN可以利用一个n+有源区横跨在NW与PW改善寄生PNPN的雪崩击穿电压Vt1，使PNPN结构在比较低的电压导通，同时为了改善寄生PNPN的ESD鲁棒性，也对版图进行了优化。该结构的雪崩击穿电压是n+有源区与PW的击穿电压，所以Vt1也接近n+有源区与PW的雪崩击穿电压，它等于NMOS器件的Vt1，这种结构可以使PNPN结构的Vt1下降到10V左右。寄生PNPN结构的n+有源区与PW雪崩击穿引起雪崩电流流经PW和NW，在Rn和Rp上形成压降使NPN和PNP发射结正偏，从而触发寄生PNPN导通。SABNWPWN+P+polyAA’AAVSSVSSVDDNWp+p+n+p+P-subp+n+n+n+n+PWRpPWRpRnRn15《CMOS集成电路闩锁效应》讲义CMOS寄生PNPN3.3V寄生PNPN反偏TLPIV曲线，该TLP曲线是利用n+有源区横跨在NW与PW优化后的测试结果。它的的Vt1是9.63V。它的Vh是2.8V。RpRnVDDVSSPNPNPNVDDVSSp+NWPWn+n+1E-111E-091E-071E-051E-031E-0101234567801234567891011I_Leakage(A)I_tlp(A)V_tlp(V)3.3V寄生PNPN反偏TLPIV曲线I_tlp(A)I_Leakage(A)16《CMOS集成电路闩锁效应》讲义CMOS寄生PNPN在PNPN结构中并联一个栅耦合NMOS电路。SABNWPWN+P+polyAA’AAR1(b)(a)RpRnVDDVSSPNPNPNVDDVSSp+NWPWn+n+R1耦合电容C1耦合电容C117《CMOS集成电路闩锁效应》讲义CMOS寄生PNPN当正的ESD脉冲+VESD发生在VDD管脚时，VDD管脚对耦合电容C1充电，充电电流流过R1产生压降，栅电压使NMOS正偏形成沟道导通，产生电流In，In流过NW等效电阻Rn，产生欧姆压降In*Rn，寄生NPN发射结正偏，寄生NPN导通，此时寄生PNPN形成低阻通路。当负的ESD脉冲-VESD发生在VDD管脚时，-VESD电压会使电路中NW和PW形成的寄生N型二极管导通，ESD静电电流通过这个NW和PW寄生的N型二极管导通泄放掉的。VDDn+p+VSSPWRpp+n+n+VSSR1C1C1R1P