微电子第五章基本门电路

第五章基本门电路5.1数字信号的特征5.2电路的主要性能5.3双极晶体管的开关特性5.4饱和型与非饱和型双极型数字集成电路5.5晶体管-晶体管逻辑(TTL)门5.6肖特基晶体管—晶体管逻辑门5.7发射极耦合逻辑(ECL)门5.8NMOS门电路5.9CMOS门电路5.10双极型电路与MOS电路的比较5.11BiMOS电路5.1数字信号的特征在讨论各种基本的门电路之前，先介绍一下数字集成电路中数字信号的特性。数字电路所耍处理的信息是逻辑变量，它有0和1两种状态。当输人或输出电平为低即为VL时，对应于0逻辑状态，当电平为高即为VH时，则对应于1逻辑状态。理想的数字信号波形示于图5.15.1数字信号的特征但实际上，在数字电路中的波形都存在一个正升过程和下降过程，而且对于所有的电路，当输人电压发生变化时，输出电压总是需要一段时间后才会响应。图5-2表示了反相器的逻辑符号、输入电压和输出电压的波形。从图中可以看出，当输入电压从高电平变化到低电平时，输出电平要经过一个上升时间才能达到稳定的高电平；同样，当输入从低电平变化到高电平时，输出电乎要经过一个下降时间才能达到稳定的低电平。我们把电平从稳定状态高电平的10％转变到高电平90％时所需的时间定义为上升时间tLH；反之把电平从高电平的90％转变到高电平的10％时所需的时间定义为下降时间tHL。5.1数字信号的特征另外一个重要参数称为传播延迟tp它被定义为当输入电平和输出电平各达到总电平的50％时两者之间的时间差。对于输出电平的上升阶段，传播延迟tp记为tp,LH，对于输出电平的下降阶段tp记为tp,HL通常上升边的参数与下降边的不相等。另一个影响电路响应时间的重要因素是电路的负载情况。通常一个门电路的输出连接下一级门电路的输入，如图5-3所示。我们把连接有多少个下一级的输入端数目称为期出数F(fan-out)。当F增加时，门电路的负载就加重，因而造成响应时间加长。5.1数字信号的特征在数字电路中常有一时钟信号来控制各个门电路的工作。一般希望电路的上作频率越高越好，但是当工作频率增大到一定时，必须考虑各个门电路是否有足够的时间完成响应。如果来不及响应，就会导致信息传播过程中发生错误。如图5-4所示，当时钟频率较低时，电路能安全可靠地运行。当时钟频率接近于最大工作频率时，信号仍能正常地作出响应，即信号仍能达到规定的高电平和低电平。但当时钟频率超过最大工作频率时，响应信号就发生畸变，即响应信号在未达到规定的高电平时就开始下降，而下降时也不能达到规定的低电平。5.1数字信号的特征5.2电路的主要性能电路的性能包括很多方面，但最重要的是速度、功耗和所占硅片的面积。1．速度速度是指电路能够可靠工作时的最大频率。一个反相器的最大工作频率可近似表达电路的速度越高，则电路在每秒内可以处理的数据量就越大。一个数字电路中会有成千上万个电路单元，面每个电路单元由于其功能和设计的不同，它们的响应时间会有差异，因此最高时钟频率取决于响应最慢的电路单元或者最慢的通路(path)。在电路设计中，最重要的任务之一是找出哪一个单元或者哪一条通路的响应时间最长，并且设法缩短它的响应时间以提高整个电路的工作速度。max10.8HLLHftt5.2电路的主要性能2．功耗所有的电路都需要有直流电源供电，从电源中获得的能量在电路中将以热的形式耗散掉。由于硅材料的性质决定了晶体管的性能会随温度有明显的变化，因而通常电路的PN结温度不能超过200℃、(一般商用电路，其最高工作温度规定为65℃或75℃)，这样就对电路的总功耗有一限制。电路的功耗有两种成分，一种是静态功耗，另一种是动态功耗。静态功耗取决于电路处于稳定的逻辑状态时的电流，动态功耗则取决于在逻辑状态发生变化的过程中额外的那部分交流电流。由于电路中器件数目增加时。电路的功耗会随着加大路中每一器件的功耗必须设法设计得越小越好。5.2电路的主要性能3．芯片面积电路的物理版图尺寸将决定芯片面积的大小。芯片尺寸不仅影响成本，还会受到管壳容积的限制、出此尽可能采用最小的工艺尺寸来减小芯片而积。但是我们从下面的讨论中可以看到，电路单元的物理尺寸还取决于电路设计方法。一般来讲，要同时做到速度快、功耗低和面积小是很困难的，通常要做一些折衷，例如为了达到更快的速度，电路的功耗就只能大一些。5.3双极晶体管的开关特性共发射极双极型晶体管可作为开关，它的电路如图5-5(a)，其近似的大信号模型如图5-5(b)，传输特性(即输入与输山的关系)见图5-5(c)。5.3双极晶体管的开关特性当输入电压VIN小于300mV时，晶体管处于关断状态，收集极电流可以忽略，RL上没有电压降，因而输出电压VOUT=VCC。而当输入电压VIN升到0.6V时，收集极电流快速上升，这时晶体管处于导通状态，输出电压迅速下降。在这一电压范围内，基极电流(为)也同样快速增大。为了防止基极电流过大，最大的直流电压必须限制在0.7V左右。可以用图5-6来分析晶体管的开关特性，图中把负载线(其斜率为1/RL)同时画在晶体管的曲线上，它比图5-5(b)的简单模型有受精确的传输特性，而且可以看出晶体管只有饱和特性。即当VIN增加时，工作点从P点移到Q点，Q点的VCE值就固定在收集极饱和电压Vsat上，如再增加VIN，Vsat也不再变化。Vsat的典型值约为200mV。CICCEIV5.4饱和型与非饱和型双极型数字集成电路双极型的数字集成电路可以分成两类：饱和型与非饱和型。典型的饱和型双极集成电路为晶体管一晶体管逻辑(TTL)，非饱和型的是发射极耦合逻辑(ECL)。它们的区别在于电路工作时双极型晶体管是否饱和。当晶体管饱和时(处在图5-6的Q点时)，基极发射极电压VBE变得比收集极—发射极电压VCE还大。对于NPN结构晶体管来说，两个PN结都成为正向偏置，且基极端变为最正端。由于发射结和收集结都向基区注入电子，正常的晶体管效应消失，收集极电流被限制在对应的Q点，而不再受基极电流或电压的控制。5.4饱和型与非饱和型双极型数字集成电路将晶体管驱动在饱和状态的一个优点是，饱和时的收集极电流与双极型晶体管本身的特性无关。不再受晶体管参数的制造容差特别是值容差的影响。但它的缺点是晶体管的关断速度慢。出为饱和时两个结都注入电子到基区，因而基区中的电子浓度比正常情况下要人很多。要将存储在基区中的电了都移走需要时间，这一时间称储存时间(storagetime)。因而对于处在饱和状态的电路，其关断时间就固有地要长。非饱型电电路的储存时间短。因而常用于高速双极型集成电路，但对制造容差特别是值容差提出了较高的要求。5.5晶体管-晶体管逻辑(TTL)门晶体管-晶体管逻辑TTL(transistor-transistor-logic)门是双极型数字电路中一种最常见的标难产品。其2输入端TTL与非(NAND)门电路图及其逻辑符号见图5-7。它包括两个晶体管T1和T2。T1有两个N+发射区，但共有一个P型基区。T2是一个开关，当它处于OFF时，输出端等效为逻辑1，当处于ON时，T2上的VCE为Vsat。输出端电压等效为逻辑0。输入端A和B通常连接到前级门的输出端，因此它们是通过前级的R2与VCC相连。或在前级门T2管导通时与地相连。5.5.1TTL与非门5.5.1TTL与非门首先分析当B端处于逻辑1时，A端的变化和输出端状态之间的关系。若A端也为逻辑1状态，电流就流过R1、T1的基极-收集极结以及T2的基极-发射极结，如图5-8(a)。T1的收集极在这种条件下就如同发射极，而A端的发射极就如同收集极。因T1处于饱和状态，流过A端的电流取决于前级的R2值。A端的输人电压就是T1电压Vsat，与T2的基极-发射极电压之和，它近似等于(0.2+0.6)V。当T2导通时，电流流过R2，因而输出VOUT逻辑0状态。当A端改为逻辑0状态时，电流的流向如图5-8(b)。在这种条件下，A端的电压无法使电流流过T1的基极—收集极结和T2的基极—发射极结，因而T2处于关断状态。T1的基极电流转而通过A和S1到地，同时通过S1到地的电流还有从R2到地的电流。由于T2被关断，因而输出处VOUT上升为逻辑1。5.5.1TTL与非门如果考虑B端处于逻辑0状态，那么T1基极电流会经B流到地。无论A端处于l或处于0状态，T2都处于关断，因而输出电压为逻辑l状态。这一电路实现了与非功能，即A和B端任一个处于逻辑0或两者都处于逻辑0时，输出为逻辑1；只有在A端和B端部为逻辑1时，输出才为逻辑0。其逻辑表达式为，真值表见表5-1。5.5.2TTL或非门TTL的2输入端或非(NOR)门电路图及其逻辑符号见图5-9。它由两个反相器T1和T2并联起来而构成，实现了或非功能，即。其真值表见表5-2。FAB5.5.3TTL与或非门如把AND门和NOR门组合起来．可以构成TTL与或非(AND-OR—NOT)门，如图5-10所示TTL逻辑门除了以上描述的基本结构外，还可以有许多种变异方案。例如，可以用二极管来替代R2，或者在电路中添加二极管等。以上电路都用于芯片内部级，对于输出级则要采用推挽式TTL驱动电路。5.6肖特基晶体管—晶体管逻辑门如前所述，在双极型数字集成电路中，要取得较高的开关速度就要防止晶体管处于饱和状态。有——种电路称为肖特基晶体管—晶体管逻辑STTL(SchottkyTTL)电路。它是在TTL门的PN晶体管的基极与收集极之间加上1个肖持基二极管，称为肖特基箝位晶体管。图5-11是肖特基符位晶体管符号和STTL与非门的电路图。肖特基二极管的I-V特性类似于通常的PN结，但它的电流Is比起具有同样面积的PN结要大几个数量级，而且其正向压降公0.35V左右，比通常PN结的0.6V要小。一般晶体管深饱和时，其基极—收集极结成为正向，其正向电压约为0.6V。加上肖特基二极管D后。晶体管虽然仍处于饱和但基极—收集极的正向压降会下降到0.35V左右，晶体管就不再进入深饱和，因而可以称这种SchottkyTTL门为抗饱和型逻辑门。其改进型为STL。STTL和STL门的开关速度都比TTL门要快得多。5.6肖特基晶体管—晶体管逻辑门5.7发射极耦合逻辑(ECL)门真正可以防止晶体管进入饱和状态的电路称为发射极锅合逻辑ECL(emittercoupledlogic)电路。它是基于差分放大的原理，其电路图示于图5-12。5.7发射极耦合逻辑(ECL)门在此电路中，由于CCE为桓流元件，它可以是一个晶体管或者一个高阻值的电阻。如果VA和VB相等，且电路具有相当好的对称性，则IO在两个支路中的分电流相等，因而VP和VQ也相等。但当VA＞VP时，左支路中的电流将上升，而右边支路中的电流则下降，因而使VQ增加VP下降。当(近似为100mV)时，则所有电流将流过左支路，因而，而；反之当时，所有的电流将流过右支路，使，因而。定义输出为时为逻辑1，输出为时为逻辑0，因而只要加在两个输入端的电压差绝对值大于等于100mV时，就可使输出端的逻辑电平变为0或1。图5-12双极型差分放大电路的传输特性见图5-13。4ABkTVVqQCCVVPCCOLVVIR4BAkTVVqQCCOLVVIRPCCVVCCOLVIRCCV5.7.2ECL或非门2输入端ECL或非门的原理图见图5-14。从图中可以看出它采用RS作为恒流元件，流经RS的电流为Io。通常也可用一个晶体管来代替RS。右支路上有一晶体管，其基极有固定的直流电压VREF，左支路有两个并联的晶体管，其基极端分别为A和B。如果A端和B端都为低电平(即逻辑0)，则几乎所有的Io电流都流过T3，在RL上几乎没有电压降，因而输出F是高电平(即逻辑1)。如果A端或B端，或A、B端都为高电平时，则电流转向左支路，输出F变为低电平(即逻辑0)，因而F实现了或非(NOR)功能，即，其真值表与表5-2同。FAB5.7.2ECL或非门