搜索
芯盛实训总结报告模电09级姓名邓彪实训内容带隙基准设计总结报告实训时间2013-7-1~2013-8-20带隙电压基准设计总结带隙电压基准设计总结带隙电压基准设计总结带隙电压基准设计总结一、设计原理带隙电压基准的基本原理是通过将两个拥有相反温度系数（temperatμrecoefficient）的电压以合适的权重相加，从而获得具有零温度系数的基准电压。例如，对于两个随温度变化向相反两个方向变化的电压V1和V2来说，我们选择α1和α2使得1122//0VTVTαα∂∂+∂∂=，这就得到了具有零温度系数的电压基准，1122REFVVVαα=+。如图1-1所示，双极型晶体管的基极-发射极电压VBE或者更一般的说，pn结二极管的正向电压具有负温度系数；热电压Vt具有正温度系数，因此将这两个量适当的线性叠加就可以得到一个令人满意的零温度系数。影响带隙基准的性能参数包括：温漂系数、输出噪声、功耗以及电源抑制。（1）温漂系数温漂系数是衡量带隙基准电压源输出电压随温度变化的一个非常重要指标。温漂系数越小，输出信号受温度的影响就越小。它的计算公式为：6maxmin10(/)(maxmin)VVTppmCVmeanTT−=×−(1-1)式（1-1）表示为：[(基准电压最大值)－(基准电压最小值)／(基准电压平均值×温度范围)]×106图图图图1-1带隙基准原理图带隙基准原理图带隙基准原理图带隙基准原理图（2）输出噪声输出噪声表示带隙基准电压源输出噪声的大小，是衡量带隙电压基准性能的一个重要参数。（3）功耗功耗是指带隙基准电路所消耗的电流的大小。在电路设计当中，为了减小噪声的影响往往需要增加功耗，进而提高电路的响应速度。但是由于散热条件的限制，功耗受到制约，而且为了电池的使用寿命，也需要降低功耗，所以在设计当中需要适当的折衷。（4）电源抑制如前述，电源抑制是衡量电路对电源线上噪声抑制能力的重要参数。对于带隙基准电路而言，高的电源抑制比尤为重要。原因在于带隙基准电压源电路的输出与比较器或误差放大器相连，作为误差放大器差分输入的的一部分，如果电源噪声或电源纹波在带隙基准电路中没有得到好的抑制，那么电源噪声或纹波电压将会作为误差放大器的输入信号的一部分，继而被放大严重影响电路的输出信号。所以在设计带隙基准电压源电路时，要尽可能的提高电路的电源抑制比。1.1负温度系数电压双极性晶体管的基极-发射极电压，或者更一般的说，pn结二极管的正向导通电压具有负温度系数。对于双极器件(以NPN为例)，流过它的集电极电流IC=ISexp(VBE/VT)，其中VT=kT/q，饱和电流IS正比于μkTni2，其中μ为少数载流子的迁移率，ni为硅的本征载流子浓度。这些参数与温度的关系可表示为：μ∝μ0Tm，其中m≈-3/2，并且ni2≈T3exp[-Eg/(kT)]，其中Eg≈1.12eV，为硅的带隙能量。我们得到:4expgmSEIbTkT+−=(1-2)其中b为比例系数。用IS对温度T求导，得到：234(4)expexp()gSggmmEITkTEEbmTbTkTkT++∂+∂−−=+(1-3)写出ln(/)BETCSVVII=，并计算VBE的温度系数。在VBE对T取对数，注意IC也是温度的函数，为了简化分析，暂时保持IC不变。得到：CSBETTSSln()IIVVVTTIIT∂∂∂∂∂∂=−(1-4)对式（1-3）乘上因式TSVI得到：TT2TS(4)gSEIVVTTkTVmI∂∂=+(1-5)由式（1-4）和（1-5）可以得到：TT2BETln(4)gCSEIVVITkTVVmTT=∂−+−∂BET/(4)gqVVmET−=+−(1-5)从式（1-5）我们注意到，VBE的温度系数本身与温度有关，如果正温度系数的量与温度无关表现出一个固定的温度系数，那么产生基准的电路就会存在一些误差。不过电路设计得比较好的话，这个误差不会对输出基准产生很大影响。1.2正温度系数电压如果两个双极晶体管工作在不相等的电流密度下，那么它们的发射极-基极电压的差值就与绝对温度成正比。如图1-2所示，两个同样的晶体管偏置的集电极电流分别为nI0和I0，忽略它们的基极电流，那么ΔVBE=VBE1-VBE2=00TTs1s2lnlnnIIVVII−=TlnVn(1-6)对温度求导，得BElnVknTq∂Δ=∂(1-7)图图图图1-2PTAT电压产生电路电压产生电路电压产生电路电压产生电路这样可以看出，VBE的差值表现出正温度系数而且与温度无关。1.3带隙基准根据之前得到的正、负温度系数电压，我们现在可以设计出一个令人满意的零温度系数基准电压。根据原理得到VREF=α1VBE+α2（VTlnn），因为在室温下（T=300K），VBE=750mV，/BEVT∂∂=−1.5mV/ºK；而/TVT∂∂≈0.087mV/ºK，选择α1=1，则有（α2lnn）（0.087mV/ºK）=1.5mV/ºK得到α2lnn=17.2。表明零温度系数基准为：REFBET17.21.25VVVV=+≈(1-8)注意，在实际电路设计中，/BEVT∂∂并非等于−1.5mV/ºK，这个值需要通过仿真来确定；基准的输出并非等于1.25V，这是一个平均值。带隙基准的实际设计中，基准输出一般在1.1V-1.3V左右。对于式（1-8）产生的电压被称为“带隙基准”，接下来介绍“带隙基准”这个术语的由来。基准输出可以写成：REFBETlnVVVn=+(1-9)因此得到：REFBETlnVVVnTTT∂∂=+∂∂(1-10)将此式置零并代入式（1-5）得到：TBET/ln(4)gqVnTVVmET−=−+−(1-11)再将式（1-11）代入式（1-9）得到REFT/(4)gVEqVm=++(1-11)上式中，/gEq为硅的带隙电压，迁移率的温度指数m=−3/2，热电势VT≈25.9mV。当T→0，VREF→/gEq，基准输出近似等于硅的带隙电压，这就是带隙基准的由来。1.4带隙基准电压源的设计根据带隙基准的基本原理，我们可以得到一个简单的带隙基准温度补偿电路结构，如图1-3所示。图图图图1-3带隙基准电路带隙基准电路带隙基准电路带隙基准电路当图1-3中的运算放大器处于深度负反馈状态下时，运放的两个输入端的电位相同，即VX=VY，此时电路的输出为：12(23)3BEBEREFBEVVRRRVV−+=+(1-12)由于12lnTBEBEVVNV−=（1-13)将式（3-2）带入式（3-1）得到223ln(1)REFTBERRVVNV++=(1-14)式（1-14）还可以改写为：123lnREFTBERRVVNV+=(1-15)式（1-14）中，VBE2具有负温度系数∂VBE/∂T,VT大小与绝对温度成正比，所以在设计时，适当地选取N、R2、R3的大小就可以获得零温度系数的输出量，而且这个量与电阻的温度系数无关。在实际设计当中，由于一些非理想因素的影响，我们不可能得到一个与绝度温度无关的基准输出，这些非理想因素包括：运放失调的影响、电流镜失配影响、集电极电流的影响、CMOS工艺兼容性影响、反馈极性影响、电阻失配影响等。（1）CMOS工艺兼容性影响图1-3所示的电路在标准的在CMOS工艺中难以实现，原因是NPN管的集电极没有接电源VDD。无论对于正的或是负的温度系数的量，我们推导出的电压都是依赖于双极器件的指数特性。在CMOS工艺的n阱中，可以构成纵向pnp晶体管，其发射极为n阱中的P重掺杂区，基极为n阱，集电极为P型衬底。由于P衬底通常都接到最负的电源地，为我们产生一个负的温度系数提供了环境。虽然，npn管也可以用来产生负的温度系数，但为了得到一个很好的负温度系数，通常要求npn管的集电极接到最正的电源VDD，在产生基准的电路中很难做到这一点。如果集电极没接到VDD也可以产生基准，但温漂可能会更差。基于以上原因，大多数基准都用pnp管实现。图1-4给出了用PNP管实现的带隙基准电路。（2）运放失调的影响运放的失调主要是指由于运放的输入的不对称性导致运放在输入为零时其输出电压不为零。因此，运放的输入失调会给ΔVBE带来误差从而导致基准输出产生误差。例如，在图1-3电路中的运放的同相端加上一个失调电压VOS，则有VBE1-VOS≈VBE2+R3IC2（运放增益Av很大）和VREF=VBE2+(R3+R2)IC2，这样BE1BE2REFBE2323()OSVVVVVRRR−−=++=2BE23(1)(ln)TOSRVVNVR++−(1-16)从式（1-16）可以看出，假设IC1≈IC2，那么失调电压将被放大1+R2/R3倍，在输出端引入误差。更重要的是，失调VOS本身会随温度而变化，因此增大了输出电压的温度系数。减小失调的方法有很多，例如：（1）运放采用大尺寸器件并观察选择版图的布局使得失调最小；（2）Q1，Q2的集电极电流比率可以设置为M，使得ΔVBE增大到VTln（MN）；（3）可以增加两个三极管发射区面积比N，来增大ΔVBE；（4）电路的每个分支可以采用两个pn结串联的形式使ΔVBE增加一倍。采用后三种方法的问题是，基准的输出也会增加两倍VREF≈2×1.25V=2.5V，在低电源电压下运放很难产生这样的值。图图图图1-4用用用用PNP管实现的带隙基准电路图管实现的带隙基准电路图管实现的带隙基准电路图管实现的带隙基准电路图此外，运算放大器的增益有限也会使运放两输入端电压不相等，但是与失调电压的影响相比，增益的影响要小得多。因为带隙基准中的运放是低频运放，增益做到上千万倍是很容易的，所以由它引起的误差可以忽略不计。运放的电源抑制比特性影响失调，但影响程度与运放增益的影响是相同的，只要运放的电源抑制比在80dB以上，它的影响同样可以忽略不计。（3）电流镜失配的影响在基准电路中要用到多组电流镜来精确镜像电流，以图1-5所示的电流镜为例，在理想情况下，有2/1(2/2)/(1/1)IIWLWL=。但在实际中由于存在MOS管阈值间的偏差、沟道调制效应、以及两个管子的几何尺寸不匹配，都会导致得不到这样的理想镜像。由于沟道调制效应使得MOS管的I/V特性曲线在饱和区出现非零斜率，从而使漏源之间的电流源非理想。考虑沟道长度调制效应，有222211111/()()/1DSDSVIWLIWLVλλ+=+(1-17)这里假设两个MOS管的λ相同，如果两个晶体管的源-漏电压不同会使其增益不是理想值，也就是说电流镜像有了偏差。要减小沟道调制效应的影响，可以使用长沟道器件，采用级联电流镜等方法，另外在版图布局上采用交叉布局也能减小其失配。对于电流镜中的MOS管，包括基准中的MOS管，它们的几何尺寸失配会使电路的实际性能与理想情况产生偏差。这是由于在光刻、腐蚀过程中侧向扩散引起的，即使是两个相邻的晶体管，实际得到的宽长比和电路设计时的尺寸也会有偏差。为了减小这些偏差造成的影响，可以设计晶体管的尺寸比估计的典型偏差范围大得多，即取足够大的管子尺寸，这样能保证器件尺寸相对精确度，从而尽量贴近理想设计目标。图图图图1-5NMOS电流镜电流镜电流镜电流镜（4）电阻失配影响一般而言，普通CMOS工艺难以做出十分精确的电阻，其误差可能达到最小特征尺寸的20%。电阻失配必然会影响基准的精度。由式(2.13)可知,电阻匹配误差δ对基准输出带来的影响为:21lnTRRVVNRδδΔ=(1-18)为减小电阻匹配误差,可采取以下几点方法:1)选用多晶硅电阻。与阱电阻相较而言,高精度的多晶硅电阻更容易得到,而且其阻值大小不受两端电压和槽调制效应(Tankmodulatinn)的影响。2)版图设计时需要仔细考虑及选用合适的匹配结构,需要时可加入Dummy电阻,尽量选取等比例复制电阻单元,以确保良好的匹配。3)为进一步减小工艺偏差的影响,可以增大R1的宽度。（5）反馈极性的影响在图1.4所示电路中，运放两输入端的反馈系数分别为负反馈系数βN和正反馈系数βP：m23Nm2321/1/gRgRRβ+=++(1-19)m1Pm111/1/ggRβ=+(1-20)为确保总是负反馈，βP必须小于