数字电子技术5章

5.1概述5.2SR锁存器5.3电平触发的触发器第5章触发器退出返回主目录附：不同类型触发器之间的转换5.4脉冲触发的触发器5.5边沿触发的触发器5.6触发器的逻辑功能及其描述方法触发器是构成时序逻辑电路的基本逻辑部件。为了实现记忆1位二值信号的功能，触发器必须具备以下两个基本特点：1.具有两个能自行保持的稳定状态：用来表示逻辑状态0和1或二进制数的0和1；2.在触发信号的操作下，根据不同的输入信号可以置成0或1状态。5.1概述在各种复杂的数字电路中，不但需要对二值信号进行算术运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本单元电路统称为触发器(Flip-Flop)。由于控制方式的不同(即信号的输入方式以及触发器状态随输入信号变化规律的不同)，触发器的逻辑功能在细节上又有所不同。因此根据触发器逻辑功能的不同分为SR触发器、JK触发器、T触发器、D触发器等几种类型。由于采用的电路结构形式不同，触发信号的触发方式也不一样。触发方式分为电平触发、脉冲触发和边沿触三种。在不同的触发方式下，当触发信号到达时，触发器的状态转换过程具有不同的动作特点。掌握这些动作特点对于正确使用触发器是非常必要的。根据存储数据的原理不同，还把触发器分为静态触发器和动态触发器两大类。静态触发器是靠电路状态的自锁存储数据的；而动态触发器是通过在MOS管栅极输入电容上存储电荷来存储数据的。如:输入电容上存有电荷为0状态，没有电荷为1状态。本章只介绍静态触发器。SR锁存器(Set-ResetLatch,又称基本RS触发器)是各种触发器电路中结构形式最简单的一种，也是各种触发器电路的基本组成部分。一、电路结构与工作原理：5.2SR锁存器门电路不具备记忆功能对于只有一个或非门G1，那么当另一个输入端接低电平时输出vO1的高、低电平将随输入vI1的高、低电平而改变。因此，G1不具备记忆功能。如果用另一或非门G2将vO1反相（同时将G2的另一个输入端接低电平），则G2的输出vO2将与vI1同相。将vO2接回G1的另一个输入端，这样，即使vI1信号消失，vO1和vO2的状态也能保持下去。我们将图中由两个或非门组成的电路称之为SR锁存器电路。Q和Q'称为输出端，定义Q=1、Q'=0为触发器的1状态，Q=0、Q'=1为触发器的0状态。SD称为置位端或置1输入端，RD称为复位端或置0输入端。由于G1和G2在电路中的作用完全相同，所以习惯上画成对称形式，如图。输入SD=1,RD=0时10011'0QQ输出：Q=1、Q'=0保持1状态在SD=1信号消失以后，DD10,SR结论：时输出1状态。0输入SD=0,RD=1时0'1QQ10010输出：Q=0、Q'=1保持0状态在RD=1信号消失以后，DD01,0SR结论：时输出维持状态。输入SD=0,RD=0时001'0QQ①若原状态1'0QQ保持原态输出：输出：0'1QQ②若原状态0'1QQ保持原态01010100,DDSR结论：时输出维持原态。00010110输入RD=1,SD=1时1100不论原态如何，输出全是0当RD=SD=1时,Q=Q'=0违背互补输出的条件,故不允许RD=SD=1同时输入，有约束条件SDRD=0。而且RD、SD同时回到0以后，无法确定触发器是1状态还是0状态。状态不定。若从Q=0推算Q=0、Q'=1若从Q'=0推算Q=1、Q'=000SR锁存器小结：(1)00DDSR电路维持原状态不变。(2)10DDSRRD触发，Q=0，Q'=1。在RD=1信号消失后，电路保持0状态不变。RD端称为置0输入端或复位端。(3)01DDSR(4)11DDSRSD触发，Q=1，Q'=0。在SD=1信号消失后，电路保持1状态不变。SD端称为置1输入端或置位端。Q=Q'=0，不是定义的1状态和0状态。而且RD、SD同时回到0以后，无法确定触发器是1状态还是0状态。因此，正常工作时，输入信号应遵守SDRD=0的约束条件，即不允许输入RD=SD=1的信号。用或非门组成的SR锁存器的特性表因为锁存器新的状态Q*（Qn+1，也叫做次态）不仅与输入状态有关，而且与锁存器原来的状态Q（Qn，也叫做初态）有关，所以把Q也作为一个变量列入了真值表，并将Q称作状态变量，把这种含有状态变量的真值表叫做锁存器的特性表（或功能表）。特性表（功能表）初态：锁存器接收输入信号之前的状态，也就是锁存器原来的稳定状态。次态：锁存器接收输入信号之后所处的新的稳定状态。*SD、RD的1状态同时消失后状态不定。电路组成和逻辑符号SR锁存器也可以用与非门构成信号输入端，低电平有效。用S'D表示置1输入端，R'D表示置0输入端信号输出端，Q=0、Q=1的状态称0状态Q=1、Q=0的状态称1状态工作原理S'DR'DQ100①S'D=1、R'D=0时：由于R'D=0，不论原来Q'为0还是1，都有Q'=1；再由S'D=1、Q'=1可得Q＝0。即不论锁存器原来处于什么状态都将变成0状态，这种情况称将锁存器置0或复位。R'D端称为锁存器的置0端或复位端。0110S'DR'DQ100②S'D=0、R'D=1时：由于S'D=0，不论原来Q为0还是1，都有Q=1；再由R'D=1、Q=1可得Q'＝0。即不论锁存器原来处于什么状态都将变成1状态，这种情况称将锁存器置1或置位。S'D端称为锁存器的置1端或置位端。0111010011S'DR'DQ100③S'D=1、R'D=1时：根据与非门的逻辑功能不难推知，锁存器保持原有状态不变，即原来的状态被锁存器存储起来，这体现了锁存器具有记忆能力。11不变1111不变011S'DR'DQ10000不定④S'D=0、R'D=0时：Q=Q'=1，不符合锁存器的逻辑关系。并且在两输入端的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。所以锁存器不允许出现这种情况，RDSD=0仍是SR锁存器的约束条件。0011特性表（真值表）*S'D、R'D的0状态同时消失后状态不定。输入信号直接加在输出门上，输入信号在全部作用时间里(SD或RD为1的全部时间)，都能直接改变输出端Q和Q'的状态。这就是SR锁存器的动作特点。二、动作特点因此，也把SD（或S'D）称作直接置位端，RD（或R'D）称作直接复位端。并且将这个电路称为直接置位、复位锁存器(Set-ResetLatch)。波形图反映锁存器输入信号取值和状态之间对应关系的图形称为波形图。Q'QS'DR'D置1置0置1置1置1保持不允许解：实质上这是一个用已知的DS和DR的状态确定Q和'Q状态的问题。只要根据每个时间区里DS和DR的状态去查触发器的特性表，即可找出Q和'Q的相应状态，并画出它们的波形图。例：在SR锁存器电路中，已知DS和DR的电压波形如图所示，试画出Q和'Q端对应的电压波形。从波形图中可看到，虽然在34~tt和78~tt期间输入端出现了0DDSR的状态，但由于DS首先回到了高电平，所以触发器的次态仍是可以确定的。SR锁存器的特点（1）锁存器的次态不仅与输入信号状态有关，而且与锁存器的初态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号RD、SD情况的不同，具有置0、置1和保持功能的电路，都称为SR锁存器。集成SR锁存器EN＝1时工作EN＝0时禁止1S3S作业(四)：P216题4.1题4.2作业(五)：P248题5.1题5.2在电平触发的触发器电路中，除了置1、置0输入端外，又增加了一个触发信号输入端。只有触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态。通常将这个触发信号称为时钟信号(CLOCK)，记做CLK。当系统中有多个触发器需要同时动作时，就可以用同一个CLK信号作为同步控制信号。5.3电平触发的触发器电平触发SR触发器，又称为同步SR触发器，由G1、G2组成SR锁存器,由G3、G4组成输入控制电路。一、电平触发SR触发器的电路结构符号方框内C1表示CLK是编号为1的一个控制信号。1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平时(C1=1),1S和1R信号才起作用。框图外部的输入端处没有小圆圈表示CLK高电有效，有小圆圈则低电平有效。CLK=0时，G3、G4门被封锁，S、R不会影响输出状态，故触发器维持原状态不变。CLK=1时，S、R信号通过G3、G4反相加到SR锁存器上，触发电路发生变化，使触发器状态跟随输入信号状态的变化而改变。将CLK的这种控制方式称为电平触发方式。输入信号同样需要遵守SR=0的约束条件。二、电平触发SR触发器的工作原理功能表约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1时CLK回到0，触发器的次态将无法确定。不允许0①0①11101111Q*=0置00010101011Q*=1置11111001101Q*=Q保持0110001001Q*=Q保持Q0×××功能Q*CLKSRQ①CLK回到低电平后状态不定。在使用电平触发SR触发器时，有时还需要在CLK信号到来之前将触发器置成指定状态，为此设置了异步置位(置1)输入端S'D和异步复位(置0)输入端R'D，只要在S'D或R'D加入低电平，即可立即将触发器置1或置0，而不受时钟信号和输入信号的控制，触发器在时钟信号控制下正常工作时应使其无效(处于高电平)。注意：在具体使用电平触发SR触发器的情况下，用S'D或R'D将触发器置位或复位应当在CLK=0的状态下进行，否则在S'D或R'D返回高电平以后预置的状态不一定能保存下来。三、电平触发SR触发器的动作特点（1）时钟电平控制。在CLK＝1的全部时间里S和R变化都将引起触发器输出端状态的变化，因此输入信号多次发生变化，触发器的状态也会发生多次翻转，降低了电路的抗干扰能力；CLK＝0时状态保持不变(保存了CLK回到0以前瞬间的状态)，与SR锁存器相比，对触发器状态的转变增加了时间控制。（2）S、R之间有约束。不能允许出现S和R同时为1的情况，否则会使触发器处于不确定的状态。波形图CLKRSQQ'不变不变不变不变不变不变置1置0置1置0不变例：已知电平触发SR触发器的输入信号波形如下图，试画出Q、Q'端的电压波形。设触发器的初态为Q=0。在第二个CLK高电平期间若S=R=0，则触发器的输出状态应保持不变。但由于此期间S端出现了一个干扰脉冲，因而触发器被置成了Q=1。解：由给定的输入波形可见在第一个CLK高电平期间先是S=1、R=0，输出被置成Q=1，Q'=0。随后输入变成了S=R=0，因而输出状态保持不变。最后输入又变为S=0、R=1，将输出置成Q=0，Q'=1，故CLK回到低电平以后触发器停留在Q=0，Q'=1的状态。为了适应单端输入信号的场合,有时把电平触发SR触发器作成S=D、R=D'的形式，称为电平触发D触发器(或D型锁存器)。如74LS75为4位D型锁存器。D端为数据输入端，CLK为控制端，当CLK=1时输出端状态随输入端的状态而改变，当CLK=0时输出状态保持不变。四、TTL电平触发D触发器CLKDQQ*0×000×111000101011011111功能表五、CMOS电平触发D触发器CLK=1时，TG1导通TG2截止，Q=D。且在CLK=1的全部时间里Q端的状态始终跟随D端的状态而改变。反相器G1输入电容的存储效应，短时间内G1输入端仍然保持为TG1截止以前的瞬间的状态，而且这时反相器G1、G2和传输门TG2形成了状态自锁的闭合回路，所以Q和Q'的状态被保存了下来。CLK=0后，TG1截止TG2导通。由于因为CLK有效期间，输出与输入的状态保持相同，所以这个电路又称为“透明的D型锁存器”。(a)74LS375的引脚图16151413121110974LS37512345678VCC4D4Q'4Q