数字集成电路设计--第二章VLSI-特征尺寸缩小

2007－10《数字集成电路设计》尚佳彬1第二章VLSI特征尺寸缩小工艺每2～3年出现一代特征尺寸缩小30％（为原来的0.7倍）门延时减少30％（工作频率提高43％）晶体管密度翻一倍每次翻转消耗的能量减少65％（在频率提高43％的情况下功耗节省50％）芯片尺寸每代增加14％尺寸缩小为了（1）尺寸更小（2）速度更快（3）功耗更低（4）成本更低2007－10《数字集成电路设计》尚佳彬2第二章VLSI特征尺寸缩小2007－10《数字集成电路设计》尚佳彬3第二章VLSI特征尺寸缩小2007－10《数字集成电路设计》尚佳彬4第二章VLSI特征尺寸缩小2007－10《数字集成电路设计》尚佳彬5第二章VLSI特征尺寸缩小2007－10《数字集成电路设计》尚佳彬6第二章VLSI特征尺寸缩小2007－10《数字集成电路设计》尚佳彬7第二章VLSI特征尺寸缩小§2.1器件的尺寸缩小§2.2互连线的尺寸缩小§2.3面向高性能和低功耗的CMOS器件尺寸缩小2007－10《数字集成电路设计》尚佳彬8§2.1器件的尺寸缩小W,L缩小：VLSI技术的基础恒场律（全比例缩小）：理想模型，尺寸和电压按同一比例缩小恒压律：至今仍是最普遍的模型，仅尺寸缩小，电压保持不变一般化：对今天最实用，尺寸和电压按不同比例缩小2007－10《数字集成电路设计》尚佳彬9§2.1器件的尺寸缩小一、恒场律（CE律）（一）原理：1．所有尺寸（纵，横，垂直）均÷S2．器件的（电源）电压÷S3．衬底浓度×S2007－10《数字集成电路设计》尚佳彬10§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬11§2.1器件的尺寸缩小S1S1S1(二)CE率所得到的结果：1.源／漏耗尽层宽度的变化：2.阈值电压变化：3.器件工作电流的变化：4.电路的延迟时间5.功耗：6.其它（见表格）S121S2007－10《数字集成电路设计》尚佳彬12§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬13§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬14§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬15§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬16§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬17§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬18§2.1器件的尺寸缩小(三)CE律的优点与缺点：优点：1.集成密度提高了S2倍2.电路优值减小了S3倍未改善:功率密度未改善问题:1.电流密度增加S倍2.VTH小使抗干扰差,次开启漏电流增加3.电源电压标准改变带来不便2007－10《数字集成电路设计》尚佳彬19§2.1器件的尺寸缩小二、恒压律:（一）原理:1.VDD保持常数2.所有尺寸(W,L,tOX)÷S3.衬底浓度提高S2倍2007－10《数字集成电路设计》尚佳彬20§2.1器件的尺寸缩小S1(二)恒压律的结果:1.源/漏结耗尽层宽度的变化:2.阈值电压的变化:13.器件工作电流的变化:S4.延时:5.功耗:S6.其它:(见表格)21S2007－10《数字集成电路设计》尚佳彬21§2.1器件的尺寸缩小(三)恒压律的优点与缺点:优点:1.电源电压不变2.集成密度提高S2倍3.电路优值减小S倍问题:1.电流密度增加S3倍2.功耗增加S倍3.功率密度增加S3倍4.沟道内电场增加S倍5.衬底浓度的增加使PN结寄生电容增加,速度下降2007－10《数字集成电路设计》尚佳彬22§2.1器件的尺寸缩小S1U1三、一般化的尺寸缩小:(一)原理:1.器件尺寸缩小为2.电源电压为3.掺杂浓度为US22007－10《数字集成电路设计》尚佳彬23§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬24§2.1器件的尺寸缩小(二)一般化尺寸缩小（电源电压不随尺寸缩小比例降低）时的限制因素:1、受限于长期使用的可靠性2、受限于载流子的极限速度3、受限于功耗2007－10《数字集成电路设计》尚佳彬25§2.1器件的尺寸缩小2007－10《数字集成电路设计》尚佳彬26§2.2互连线的尺寸缩小2007－10《数字集成电路设计》尚佳彬27§2.2互连线的尺寸缩小2007－10《数字集成电路设计》尚佳彬28§2.2互连线的尺寸缩小2007－10《数字集成电路设计》尚佳彬29§2.2互连线的尺寸缩小一、互连线的理想尺寸缩小1、要区分局部互连线（SL=S1）、全局互连线（SL=SC1）以及连线长度保持不变（SL=1）注意：S1,SC12007－10《数字集成电路设计》尚佳彬30§2.2互连线的尺寸缩小2007－10《数字集成电路设计》尚佳彬31§2.2互连线的尺寸缩小二、互连线的恒电阻尺寸缩小互连线理想尺寸缩小存在的问题：导线电阻迅速增加，局部连线延时不变，但全局互连线延时每年增加50％（当S＝2.15及SC=0.94时），而门延时则年年减小。恒电阻尺寸缩小：导线宽度（W）和节距（t）按比例缩小时，导线厚度（H）保持不变。恒电阻尺寸缩小的影响：使性能得到改善，但使边缘和线间电容（串扰）增加，为此引入一个附加的电容增大系数：2007－10《数字集成电路设计》尚佳彬32§2.2互连线的尺寸缩小2007－10《数字集成电路设计》尚佳彬33§2.3面向高性能和低功耗的CMOS器件尺寸缩小一、根据器件尺寸，在“性能”和“可靠性”之间折中选择电源电压。1、为改善性能（减小延时），应减小源漏电阻，⇒源漏结突变，⇒漏端电场↑，⇒可靠性↓2、为达可靠性（CHC,即沟道热电子），器件需增加串联电阻（如LDD即轻掺杂漏区）以支持在高电压下工作,⇒性能↓2007－10《数字集成电路设计》尚佳彬34§2.3面向高性能和低功耗的CMOS器件尺寸缩小2007－10《数字集成电路设计》尚佳彬35§2.3面向高性能和低功耗的CMOS器件尺寸缩小二、满足“高性能”或“低功耗”条件下，降低电源电压（一）满足高性能条件下降低电源电压应注意：1.保证优化速度，同时保证可靠性2.需要优化栅氧及器件掺杂形态3.应优化光刻允差2007－10《数字集成电路设计》尚佳彬36§2.3面向高性能和低功耗的CMOS器件尺寸缩小（二）满足低功耗条件下降低电源电压：1.降低电源电压以保证低功耗2.速度应不比高性能情况下差1.5倍以上，⇒沟长和栅氧也应随之缩小3.器件设计和VT选择要保证漏电流可接受2007－10《数字集成电路设计》尚佳彬37§2.3面向高性能和低功耗的CMOS器件尺寸缩小2007－10《数字集成电路设计》尚佳彬38§2.3面向高性能和低功耗的CMOS器件尺寸缩小2007－10《数字集成电路设计》尚佳彬39§2.3面向高性能和低功耗的CMOS器件尺寸缩小三、在性能与功耗之间折中，应注意：1、VT应随电源电压下降而下降,使达到所希望的速度,VT↓⇒使Ioff↑,维持功耗↑2、VT不按比例随电源电压下降而下降为此可以：(１)采用多种VT(２)调整衬底或阱偏压(３)改善次开启特性(４)采用SOI3短沟效应（SCE）:当L↓时，VT↓,维持功耗↑功率密度↑2007－10《数字集成电路设计》尚佳彬40§2.3面向高性能和低功耗的CMOS器件尺寸缩小四、关键的器件工艺技术：2007－10《数字集成电路设计》尚佳彬41§2.3面向高性能和低功耗的CMOS器件尺寸缩小（一）深亚微米器件技术：1.GateStackDualWorkfunctionLowSheetResistanceNoBoronPenetrationTightDimentionalControl2.GateDielectricReduceThickness3.Source/DrainShallowExtensionProfileOptimizationLowSheetResistance4.ShallowTrenchIsolation(STI)LithographLimitedDimensionsThicknessIndependentofSizeLowCapacitanceNoExtended2-DThermalOxidation5.Non-uniformChannelImproveSCEReducedJunctionCapacitance2007－10《数字集成电路设计》尚佳彬42§2.3面向高性能和低功耗的CMOS器件尺寸缩小(二)用于高性能的互连线技术1.采用分层互连线：全局连线：保持对电阻的控制局部连线：集成密度和低电容是关键2.短线应随特征尺寸一起缩小，并增加布线通道（但功能块间的长线不能与其余尺寸一样缩小）3.采用较好的工艺：优良的互连材料（铜）和绝缘材料（聚合物和空气）4.采用中继器（Repeater）5.在芯片上提供去耦电容2007－10《数字集成电路设计》尚佳彬43§2.3面向高性能和低功耗的CMOS器件尺寸缩小2007－10《数字集成电路设计》尚佳彬44§2.3面向高性能和低功耗的CMOS器件尺寸缩小2007－10《数字集成电路设计》尚佳彬45§2.3面向高性能和低功耗的CMOS器件尺寸缩小（三）SOI技术1.优点：减少寄生电容和衬偏效应改善性能，降低软错，使隔离简单2.缺点：成本浮体效应散热2007－10《数字集成电路设计》尚佳彬46§2.3面向高性能和低功耗的CMOS器件尺寸缩小