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分频器的VHDL代码在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。这也是最简单的分频电路，只需要一个计数器即可。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYclkdivISPORT(clk:INSTD_LOGIC;clk_div2:OUTSTD_LOGIC;clk_div4:OUTSTD_LOGIC;clk_div8:OUTSTD_LOGIC;clk_div16:OUTSTD_LOGIC);ENDclk_div;ARCHITECTURErtlOFclk_divISSIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk)BEGINIF(clkeventANDclk=1)THENIF(count=”1111”)THENCount=(OTHERS=0);ELSECount=count+1;ENDIF;ENDIF;ENDPROCESS;clk_div2=count(0);clk_div4=count(1);clk_div8=count(2);clk_div16=count(3);ENDrtl;对于分频倍数不是2的整数次幂的情况，我们只需要对源代码中的计数器进行一下计数控制就可以了，如下面源代码描述一个对时钟信号进行6分频的分频器。ENTITYclkdivISPORT(clk:INSTD_LOGIC;clk_div6:OUTSTD_LOGIC);ENDclk_div;ARCHITECTURErtlOFclk_divISSIGNALcount:STD_LOGIC_VECTOR(1DOWNTO0);SIGNALclk_temp:STD_LOGIC;BEGINPROCESS(clk)BEGINIF(clkeventANDclk=1)THENIF(count=”10”)THENcount=(OTHERS=0);clk_temp=NOTclk_temp;ELSEcount=count+1;ENDIF;ENDIF;ENDPROCESS;clk_div6=clk_temp;ENDrtl;前面两个分频器的例子描述的将时钟信号进行分频，分频后得到的时钟信号的占空比为1：1。在进行硬件设计的时候，往往要求得到一个占空比不是1：1的分频信号，这时仍采用计数器的方法来产生占空比不是1：1的分频信号。下面源代码描述的是这样一个分频器：将输入的时钟信号进行16分频，分频信号的占空比为1：15，也就是说，其中高电位的脉冲宽度为输入时钟信号的一个周期。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYclkdivISPORT(clk:INSTD_LOGIC;clk_div16:OUTSTD_LOGIC);ENDclk_div;ARCHITECTURErtlOFclk_divISSIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk)BEGINIF(clkeventANDclk=1)THENIF(count=”1111”)THENCount=(OTHERS=0);ELSECount=count+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(clk)BEGINIF(clkeventANDclk=1)THENIF(count=”1111”)THENClk_div16=‘1;ELSEClk_div=‘0;ENDIF;ENDIF;ENDPROCESS;ENDrtl;对于上述源代码描述的这种分频器，在硬件电路设计中应用十分广泛，设计人员常采用这种分频器来产生选通信号、中断信号和数字通信中常常用到的帧头信号等。