EDA时钟设计

苏州科技学院EDA电子综合设计1第一部分：设计说明1设计任务设计一款数字电子时钟，具体要求如下：1：输入条件：50MHz时钟，2个输入按键；2：功能实现：具有显示时、分、秒功能；采用LED数码管显示；具有闹钟与对时功能，对时精确到分，闹钟设置与对时采用按键作为输入信号。3：采用altera公司的quartusII软件进行编程与仿真，设计语言可以选择VerilogHDL或VHDL。2目的与意义训练综合运用学过的数字电子技术、数字系统设计技术(HDL硬件设计)和计算机编程及电路相关基本知识，培养独立设计比较复杂数字系统设计能力。通过综合设计，力争掌握使用EDA工具设计数字系统电路的基本方法，包括原理方案的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。时钟，自从它发明的那天起，就成为人类的朋友，但随着社会的进步，科技的的发展，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋友焕发青春呢？这就要求人们不断设计出新型时钟。现代社会，守时已不仅关系到一个人的职业生涯，还成了衡量一个人道德的标准。时钟为人们提供了科学利用时间规律的依据，然而，普通的机械钟表与半机械钟表对于忙碌的生活显然早已不太适应，设计一款高精度数字时钟势在必行。本课题将通过对目前市场上的数字电子钟的研究，利用EDA技术设计一款高精度数字式电子钟，使人们可以得到精确时间显示,帮助人们合理安排时间，方便人们的生活苏州科技学院EDA电子综合设计2第二部分原理方案设计1总体方案要实现一个数字时钟小系统，整个系统由主要模块电路模块和外部输入输出以及显示模块组成。首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。其中，主要模块有六个。它包括脉冲信号产生模块、时间计数模块（计数模块又分为分计数模块、秒计数模块、时计数模块）、译码显示模块、复位模块、闹铃模块、调节模块。各个模块先用EDA技术中的VHDL语言编程仿真，再生成各个小模块的模拟元件，再元件例化，根据设计连接电路实现数字电子钟小系统。2各部分方案1：通过分频，产生1HZ的时钟信号2：分别设计秒计时，分计时，时计时，秒计时用上面的时钟信号1HZ产生，分计时也是60一清零，分计时的时钟用的是秒计时的进位信号，时计时用的是24一清零，CLK是分的进位。3：闹铃模块其实和整点报时差不多，程序是整点报时，改变程序里的数据就可以实现闹铃模式4：显示模块用的是7段共阳数码管，用来显示数字。具体的思想如下图1所示苏州科技学院EDA电子综合设计3图1总的程序电路图苏州科技学院EDA电子综合设计4第三部分详细设计过程1分频器模块1：模块说明：输入一个频率为50MHz的CLK，利用计数器分出1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。2：源程序：LIBRARYieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYfdivISPORT(CLK:INSTD_LOGIC;--输入时钟信号q1KHz:BUFFERSTD_LOGIC;q500Hz:BUFFERSTD_LOGIC;q2Hz:BUFFERSTD_LOGIC;q1Hz:OUTSTD_LOGIC);ENDfdiv;ARCHITECTUREbhvOFfdivISBEGINP1KHZ:PROCESS(CLK)VARIABLEcout:INTEGER:=0;BEGINIFCLK'EVENTANDCLK='1'THENcout:=cout+1;--每来个时钟上升沿时cout开始计数IFcout=25000THENq1KHz='0';--当cout=25000时，q1KHz输出“0”ELSIFcout50000THENq1KHz='1';--当25000cout=50000时，q1KHzELSEcout:=0;--输出“1”，完成1KHz频率输出ENDIF;苏州科技学院EDA电子综合设计5ENDIF;ENDPROCESS;P500HZ:PROCESS(q1KHz)--q1KHz作为输入信号，分出q500HzVARIABLEcout:INTEGER:=0;BEGINIFq1KHz'EVENTANDq1KHz='1'THENcout:=cout+1;IFcout=1THENq500Hz='0';--二分频ELSIFcout=2THENcout:=0;q500Hz='1';ENDIF;ENDIF;ENDPROCESS;P2HZ:PROCESS(q500Hz)VARIABLEcout:INTEGER:=0;BEGINIFq500Hz'EVENTANDq500Hz='1'THENcout:=cout+1;IFcout=125THENq2Hz='0';ELSIFcout250THENq2Hz='1';ELSEcout:=0;ENDIF;ENDIF;ENDPROCESS;P1HZ:PROCESS(q2Hz)VARIABLEcout:INTEGER:=0;BEGINIFq2Hz'EVENTANDq2Hz='1'THENcout:=cout+1;苏州科技学院EDA电子综合设计6IFcout=1THENq1Hz='0';ELSIFcout=2THENcout:=0;q1Hz='1';ENDIF;ENDIF;ENDPROCESS;ENDbhv;2秒计时模块1：模块说明：通过分频获得的时钟信号，便是1s，秒的低位到达9是向高位进1，高位到达6是向上进1，并清零。2：源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk,reset:instd_logic;sec1,sec2:outstd_logic_vector(3downto0);carry:outstd_logic);endsecond;architecturert1ofsecondissignalsec1_t,sec2_t:std_logic_vector(3downto0);beginprocess(clk,reset)beginifreset='1'thensec1_t=0000;sec2_t=0000;elsifclk'eventandclk='1'thenifsec1_t=1001thensec1_t=0000;苏州科技学院EDA电子综合设计7ifsec2_t=0101thensec2_t=0000;elsesec2_t=sec2_t+1;endif;elsesec1_t=sec1_t+1;endif;ifsec1_t=1001andsec2_t=0101thencarry='1';elsecarry='0';endif;endif;endprocess;sec1=sec1_t;sec2=sec2_t;endrt1;3分计时模块1：模块说明：这里用的时钟信号的来自秒的进位，即进一位就是1min，分的低位到达9是向高位进1并清零，高位到达6时向上进1，到达5时等待进位后清零。.2：源程序libraryieee;useieee.std_logic_1164.all;苏州科技学院EDA电子综合设计8useieee.std_logic_unsigned.all;entityminuteisport(clk,reset:instd_logic;min1,min2:outstd_logic_vector(3downto0);carry:outstd_logic);endsecond;architecturert1ofminuteissignalmin1_t,min2_t:std_logic_vector(3downto0);beginprocess(clk,reset)beginifreset='1'thenmin1_t=0000;min2_t=0000;elsifclk'eventandclk='1'thenifmin1_t=1001thenmin1_t=0000;ifmin2_t=0101thenmin2_t=0000;elsemin2_t=min2_t+1;endif;elsemin1_t=min1_t+1;苏州科技学院EDA电子综合设计9endif;ifmin1_t=1001andmin2_t=0101thencarry='1';elsecarry='0';endif;endif;endprocess;min1=min1_t;min2=min2_t;endrt1;4时计时模块1：模块说明：这里的时钟信号时来自上面的分的进位，上面进一位便表示1h，时的低位到达9是向高位进1并清零，高位到达2等待进位后清零，这里当高位到达2时，低位为3即将到4时开始进位。2：源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhourisport(clk,reset:instd_logic;苏州科技学院EDA电子综合设计10hour1,hour2:outstd_logic_vector(3downto0));endhour;architecturert1ofhourissignalhour1_t,hour2_t:std_logic_vector(3downto0);beginprocess(clk,reset)beginifreset='1'thenhour1_t=0000;hour2_t=0000;elsifclk'eventandclk='1'thenifhour1_t=0011andhour2_t=0010thenhour1_t=0000;hour2_t=0000;elseifhour1_t=1001thenhour1_t=0000;ifhour2_t=0010thenhour2_t=0000;elsehour2_t=hour2_t+1;endif;elsehour1_t=hour1_t+1;苏州科技学院EDA电子综合设计11endif;endif;endif;endprocess;hour1=hour1_t;hour2=hour2_t;endrt1;5闹铃模块1：模块说明：程序中的语句ifm1=0101andm0=1001ands1=0101thenifs0=0001ors0=0011ors0=0101ors0=0111即是实现闹铃功能的程序，改变数值即可改变闹铃时间。2：源程序libraryieee;useieee.std_logic_1164.all;entityALERTisport(m1,m0,s1,s0:instd_logic_vector(3downto0);clk:instd_logic;q500,qlk:outstd_logic);endALERT;architecturesss_arcofALERTisbeginprocess(clk)苏州科技学院EDA电子综合设计12beginifclk'eventandclk='1'thenifm1=0101andm0=1001ands1=0101thenifs0=0001ors0=0011ors0=0101ors0=0111thenq500='1';elseq500='0';endif;endif;ifm1=0101andm0=1001ands1=0101ands0=1001thenqlk='1';elseqlk='0';endif;endif;endprocess;endsss_arc;6显示模块1：模块说明：通过共阳级数码管显示对应的数值。2：源程序libraryieee;useieee.std_logic_1164.all;苏州科技学院EDA电子综合设计13en