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选择题1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C）。A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件；C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。2.不完整的IF语句，其综合结果可实现（A）A.时序逻辑电路B.组合逻辑电C.双向电路D.三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C）。A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。A.VHDLB.VerilogHDLC.汇编语言D.C语言7.一模块的I/O端口说明：“input[7:0]a;”，则关于该端口说法正确的是（A）。A.输入端口，位宽为8B.输出端口，位宽为8C.输入端口，位宽为7D.输出端口，位宽为78.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→综合→_____→→适配→编程下载→硬件测试。正确的是(B)。①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A．③①B．①⑤C．④⑤D．④②9.下列标识符中，(A)是不合法的标识符。A．9moonB．State0C．Not_Ack_0D．signall10.下列语句中，不属于并行语句的是：(D)A．过程语句B．assign语句C．元件例化语句D．case语句11.已知“a=1’b1;b=3'b001;”那么{a,b}＝（C）(A)4'b0011(B)3'b001(C)4'b1001(D)3'b10112.在verilog中，下列语句哪个不是分支语句？（D）(A)if-else(B)case(C)casez(D)repeat13.在verilog语言中整型数据在默认情况与（C）位寄存器数据在实际意义上是相同的。(A)8(B)16(C)32(D)6414.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C）A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件；C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。15.请根据以下两条语句的执行，最后变量A中的值是（A）reg[7:0]A;A=2'hFF;A．8'b0000_0011B．8'h03C．8'b1111_1111D．8'b1111111116.下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（C）A、always@(posedgeclk,negedgereset)if(reset)B、always@(posedgeclk,reset)if(!reset)C、always@(posedgeclk,negedgereset)if(!reset)D、always@(negedgeclk,posedgereset)if(reset)17.关于过程块以及过程赋值描述中，下列正确的是（A）A、在过程赋值语句中表达式左边的信号一定是寄存器类型；B、过程块中的语句一定是可综合的；C、在过程块中，使用过程赋值语句给wire赋值不会产生错误；D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。18.Verilog语言与C语言的区别，不正确的描述是（C）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。19.11.下列模块的例化正确的是（C）。A.Mydesigndesign(sin(sin),sout(sout));B.Mydesigndesign(.sin(sin),.sout(sout));C.Mydesigndesign(.sin(sin),.sout(sout););D.Mydesigndesign(.sin(sin);.sout(sout));20.下列关于VerilogHDL语言中模块的例化说法错误的是（B）。A.在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出B.在引用模块时，必须严格按照模块定义的端口顺序来连接C.在引用模块时可以用“.”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性D.在语句“Mydesigndesign(.port1(port1),.port2(port2));”中，被引用的模块为Mydesign模块21.下列VerilogHDL语言中寄存器类型数据定义与注释矛盾的是（D）。A.reg[3:0]sat//sat为4位寄存器B.regcnt//cnt为1位寄存器C.reg[0:3]mymem[0:63]//mymem为64个4位寄存器的数组D.reg[1:5]dig//dig为4位寄存器22.下列关于非阻塞赋值运算方式（如b=a;）说法错误的是（B）。A.块结束后才完成赋值操作B.b的值立刻改变C.在编写可综合模块时是一种比较常用的赋值方式D.非阻塞赋值符“=”与小于等于符“=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小。23.下列关于阻塞赋值运算方式（如b=a;）说法错误的是（A）。A.赋值语句执行完后，块才结束B.b的值在赋值语句执行完后立刻就改变的C.在沿触发的always块中使用时，综合后可能会产生意想不到的结果D.在“always”模块中的reg型信号都采用此赋值方式24.在下列VerilogHDL运算符中，属于三目运算符的是（C）。A.&&B.！==C.？：D.===25.当a0时，s的值是（C）。assigns=(a=2)?1:(a0)?2:0;A.0B.1C.2D.其他26.在VerilogHDL语言中的位拼接运算符是（A）。A.{}B.C.()D.''27.下面语句中，信号a会被综合成（B）。reg[5:0]a;always@(posedgeclk)if(ss10)a=20;elseif(ss15)a=30;A.寄存器B.触发器C.连线资源D.其他28.下列程序段中无锁存器的是（C）。29.程序段如下:begin:reg[7:0]tem;count=0;tem=rega;while(tem)beginif(tem[0])count=count+1;tem=tem1;endend如果rega的值为8'b10101011，则程序结束后，count的值是（）。A.4B.5C.6D.730.多路选择器简称多路器，它的输入输出端口情况是（）。A.多输入，多输出B.多输入，单输出C.单输入，多输出D.单输入，单输出填空题A.always@(alord)beginif(al)q=d;endB.always@(alord)beginif(al)q=d;if(!al)q=!d;endC.always@(alord)beginif(al)q=d;elseq=0;endD.always@(sel[1:0]oraorb)case(sel[1:0])2'b00:q=a;2'b11;q=b;Endcase1.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2.可编程器件分为FPGA和CPLD。3.随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于VerilogHDL4.设计当中。5.目前国际上较大的PLD器件制造公司有Altera和Xilinx公司。6.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。7.阻塞性赋值符号为=，非阻塞性赋值符号为=。8.有限状态机分为Moore和Mealy两种类型。9.EDA缩写的含义为电子设计自动化(ElectronicDesignAutomation)10.状态机常用状态编码有二进制、格雷码和独热码。11.VerilogHDL中任务可以调用其他任务和函数。12.系统函数和任务函数的首字符标志为$，预编译指令首字符标志为#。13.可编程逻辑器件的优化过程主要是对速度和资源的处理过程。14.大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。15.IEEE标准的硬件描述语言是verilogHDL和VHDL。16.Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。程序模块中输入，输出信号的缺省类型为wire(或net)。17.Verilog语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z。其中0表示低电平状态，1表示高电平状态，X表示不定态（或未知状态），Z表示高阻态。18.块语句有两种，一种是begin-end语句，通常用来标志顺序执行的语句；一种是fork-join语句，通常用来标志并行执行的语句。19.写出表达式以实现对应电路的逻辑功能20.下面两段代码中信号in，q1，q2和q3的初值分别为0，1，2和3，那么经过1个时钟周期后，左侧程序中q3的值变成0，右侧程序中q3的值变成2。名词解释1.EDA2.ASIC专用集成电路3.RTL寄存器传输级4.FPGA现场可编程门阵列5.SOPC可编程片上系统6.CPLD复杂可编程逻辑器件7.LPM参数可定制宏模块库8.EDA电子设计自动化9.IEEE电子电气工程师协会10.IP知识产权核11.ISP在系统可编程12.LUT：查找表13.HDL：硬件描述语言14.RTL：寄存器传输逻辑简答题1.简要说明仿真时阻塞赋值与非阻塞赋值的区别。非阻塞（non-blocking)赋值方式(b=a)：b的值被赋成新值a的操作,并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式(b=a)：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。2.简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？根据内部结构不同可分为摩尔型Moore状态机和米里型Mearly状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。状态编码主要有三种：连续二进制编码、格雷码和独热码。3.VerilogHDL语言进行电路设计方法有哪几种①自上而下的设计方法（Top-Down）②自下而上的设计方法（Bottom-Up）③综合设计的方法4.简述moore状态机和mealy状态机的区别答：从输出的时序上看，Mealy机的输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生的。Moore机的输出则仅为当前状态的函数，在输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出的变化。M