Altera高速设计硬件指导

©2007AlteraCorporationAltera高速设计硬件指导Altera高速设计硬件指导©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation2AgendaAgendan原理图设计硬件指导-Power-Configuration-Transceiver-I/O-SummaryandreferenceinformationnPCB设计硬件指导-PCBChannelModel-Interconnectlosses-Differentialimpedancemismatches-Crosstalk-Summaryofguidelines©2007AlteraCorporation原理图设计硬件指导原理图设计硬件指导©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation4PowerPowernExample:ArriaIIGX系列FPGA为例©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation5PowerPowernArriaIIGXPowerSuppliesBlockDiagram©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation6PowerPowerPlane/SignalConnectionGuidelinesVCCVCC为内核电源，为内核逻辑、I/ORegister、PCIE硬核和Transceiver的物理编码子层（PCS）提供电源，要求所有的VCC管脚连接0.9V，可以使用Altera功耗评估工具EPE（ArriaIIGXEarlyPowerEstimator）去评估VCC所要求的电流大小。VCCD_PLL电源可以来源于VCC电源，中间需要增加合适的滤波电路进行隔离，可以采用磁珠进行隔离。VCC管脚要求加上去耦电容。VCCCB为配置RAM提供电源，要求连接VCCCB到1.5V线性电源或纹波小于±5mV的开关电源。VCCCB电源可以来源于VCCH_GXB电源，中间需要增加合适的滤波电路进行隔离，可以采用磁珠进行隔离。多片ArriaIIGX器件可以共享这个电源平面。VCCCB管脚要求加上去耦电容。VCCD_PLL_[1:6](notallpinsareavailableineachdevice/packagecombination)为PLL的数字部分提供电源，要求连接到0.9V，即使设计中不使用PLL资源，也需要连接到0.9V。VCCD_PLL电源可以来源于VCC电源，中间需要增加合适的滤波电路进行隔离，可以采用磁珠进行隔离。VCCD_PLL管脚要求加上去耦电容。VCCA_PLL_[1:6](notallpinsareavailableineachdevice/packagecombination)为PLL的模拟部分提供电源，要求连接到2.5V，即使设计中不使用PLL资源，也需要连接到2.5V。使用单独线性电源或纹波小于±5mV的开关电源。建议该电源和其他VCC进行隔离以便获得更好的Jitter性能。这些管脚可以使用相同的线性电源进行供电，可以来源于VCCA，中间需要增加合适的滤波电路进行隔离。多片ArriaIIGX器件可以共享这个电源平面。VCCA_PLL管脚要求加上去耦电容。©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation7PowerPowerPlane/SignalConnectionGuidelinesVCCIO[3:8][A,B](notallpinsareavailableineachdevice/packagecombination)为I/OBANK提供电源，根据需要可以连接到1.2V,1.5V,1.8V,2.5V,3.0Vor3.3V，同一个BANK的VCCIO需要连接到同一个电平标准。VCCIO[3:8][A,B]管脚要求加上去耦电容。VCCIO[3,8]C配置BANK供电，根据需要连接这些管脚到1.5V,1.8V,2.5V,3.0Vor3.3Vsupplies。如果我们使用的配置方案是采用外部配置芯片进行配置，此时要考虑这个电平标准和外部配置芯片匹配。VCCIO[3,8]C管脚要求加上去耦电容。VCCPD[3:8][A,B],VCCPD[3,8]C(notallpinsareavailableineachdevice/packagecombination)VCCPD为专用的编程配置电源，为I/Opre-drivers,HSTL/SSTL输入buffer和MSEL[3..0]提供电源。VCCPD管脚要求连接到2.5V,3.0Vor3.3V，并且要求从0V到2.5V,3.0Vor3.3V上升时间在100ms以内以确保配置成功。VCCPD电压依靠该BANK的VCCIO供电：VCCPDis3.3Vfor3.3VVCCIO.VCCPDis3.0Vfor3.0VVCCIO.VCCPDis2.5Vfor2.5V/1.8-V/1.5V/1.2VVCCIO.这些管脚要求加上去耦电容。VCCBAT为设计安全加密易失性和非易失性Key（AES256bit）提供电源，要求连接这个管脚到。当使用易失性Key时，要求连接到一个1.2V-3.3V电池上；当使用非易失性Key时，要求直接连接到单板的1.2V–3.3V电源上。典型推荐使用3.0V。当不使用这个加密选项时，推荐连接到3.0V或GND。不要和其他FPGA共用这个这个电源。VREF[3:8][A,B]N0(notallpinsareavailableineachdevice/packagecombination)每个BANK的输入参考电压。如果不使用VREF，设计者可以连接VREF到该BANK的VCCIO或者GND。在ArriaIIGX器件里，VREF管脚不能作为通用I/O，这是区别Cyclone器件的。©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation8ConfigurationConfigurationPlane/SignalConnectionGuidelinesnIO_PULLUP专用输入管脚，通过设置此管脚高低电平来选择在配置之前和配置过程中I/O和多功能管脚(nCSO,ASDO,DATA[0:7],CLKUSR,INIT_DONE,DEV_OE,DEV_CLRn)内部弱上拉是否使能。逻辑高(1.5V,1.8V,2.5V,3.0V,or3.3V)关掉内部弱上拉，而逻辑低则打开内部弱上拉电阻（在VCCIO供电为3.3V时，弱上拉电阻典型值为25kΩ）。当用户想关掉内部弱上拉电阻时，nIO-PULLUP管脚可以直接接到VCCIO上，也可以通过1kΩ上拉电阻到VCCIO；当用户想打开内部弱上拉电阻时，nIO-PULLUP管脚直接接GND。MSEL[0:3]配置模式选择管脚，这些管脚内部连接了一个5-kΩresistortoGND。这些管脚不能悬空。当这些管脚不用时，连接这些管脚到GND。选择不同的配置模式时，这些管脚应该直接或者通过0-Ω电阻连接到VCCPD3C或者GND上，不要通过有阻值的电阻连接到VCCPD3C或者GND上，如果这样，则会导致配置不成功。如果仅仅使用JTAG配置模式，连接这些管脚到GND。nCE专用片选信号，当为Low时，片选有效；当为High时，片选失效。在多片FPGA器件配置模式方案中，第一片FPGA器件的nCE信号接GND，而第一片FPGA器件的nCEO管脚连接到下一片FPGA芯片的nCE管脚，此时当第一片配置完成后nCEO会去使能下一片的nCE管脚。在单片FPGA配置模式和JTAG配置模式方案中，nCE管脚应该直接连接到GND或通过一个10-kΩpull-downtoGND。nCONFIG专用配置控制输入，在用户模式下该管脚拉低将导致FPGA丢失配置数据，进入reset状态，所有I/O呈现三态，此时如果再把该管脚拉高，将导致FPGA重新配置。通常要求该管脚通过一个10-kΩresistortoVCCIO3C.。CONF_DONE专用配置完成管脚，在FPGA配置之前和配置过程中，作为一个状态输出，并且此时输出为Low。一旦FPGA无误地收到所有配置数据并且开始初始化过程，该管脚将被释放，此时该管脚作为输入状态将会变高，接着FPGA会进入初始化过程和用户模式。该管脚推荐通过一个10-kΩpull-upresistor到电源。该管脚不能作为一个用户I/O。©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation9ConfigurationConfigurationPlane/SignalConnectionGuidelinesnCEO当配置完成后，该管脚将输入为Low。如果不用这个管脚，可以不连接该管脚。在多片配置模式，上一片FPGA的nCE管脚连接到下一片的nCEO管脚，此时该管脚通过一个10-kΩpull-upresistor到电源。在单片配置模式，该管脚可以用作为通用I/O。nSTATUS专用的配置状态管脚。该管脚通过一个10-kΩpull-upresistor到电源。当不使用外部配置器件配置方式，连接该管脚anexternal10-kΩpull-upresistortoVCCIO3C。该管脚不能用作通用I/O。TCK专用JTAG时钟输入管脚。该管脚通过一个1-kΩpull-downresistortoGND。把这个信号作为时钟信号来对待，PCB走线不宜过长。TMS专用JTAG模式选择输入管脚。该管脚通过一个上拉电阻到VCCPD8C，上拉电阻阻值从1-kΩand10-kΩ之间。如果不使用JTAG口配置，连接TMStoVCCPD8C。TDI专用JTAG数据输入管脚。该管脚通过一个上拉电阻到VCCPD8C，上拉电阻阻值从1-kΩand10-kΩ之间。如果不使用JTAG口配置，连接TDItoVCCPD8C。TDO专用JTAG数据输出管脚。如果不使用JTAG口配置，该管脚悬空即可。©2007AlteraCorporationAltera,Stratix,Cyclone,MAX,HardCopy,Nios,Quartus,andMegaCorearetrademarksofAlteraCorporation10ConfigurationConfigurationPlane/SignalConnectionGuidelinesnCSOAS配置模式专用输出控制信号。当不用AS配置模式，该管脚作为一个输出，推荐悬空不接。ASDOAS配置模式专用读出配置数据控制信号。当不用AS配置模式，该管脚作为一个输出，推荐悬空不接。DCLK专用配置时钟管脚。在PS和FPP配置模式，DCLK作为配置时钟输入信号，需要从外部引入时钟源到FPGA