数字系统设计-期中考试试卷-及答案

《数字系统设计》期中考试试卷A（闭卷）班级学号姓名成绩一．单项选择题（每题2分，共20分）1.表示任意两位无符号十进制数需要（B）二进制数。A．6B．7C．8D．92.补码1．1000的真值是（D）。A．+1.0111B.-1.0111C.-0.1001D.-0.10003.根据反演规则，F=(A’+C)(C+DE)+E’的反函数为（A）。A.F=(AC+C(D+E))EB.F’=AC+C(D+E)EC.F'=(AC’+C’D’+E’)ED.F’=A’C+C(D+E)E’4.要使JK触发器在时钟作用下的新态与初态相反，JK端取值应为（D）。A．JK=00B.JK=01C.JK=10D.JK=115.设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（B）个2输入的异或门。A．2B.3C.4D.56.在下列三个逻辑函数表达式中，（A）是最小项表达式。A.Y(A,B)=AB’+A’BB.Y(A,B,C)=AB’+A’B+A’BC+AB’CC.Y(A,B,C)=A’BC+AB’C+BC’D.Y(A,B,C,D)=A’B’C’+AC’B+ABC+A’B’C7.采用OC门主要解决了（B）。A.TTL与非门不能相与的问题B.TTL与非门不能线与的问题C.TTL与非门不能相或的问题D.TTL与非门抗干扰的问题8.逻辑函数F=AB+CD，其对偶函数F*为（C）。A.(A’+B’)(C’+D’)B.(A’+B)(C’+D)C.(A+B’)(C+D’)D.(A+B)(C+D)9.逻辑函数Y=(AB+B)CD+(A+B)(B+C)的最简与或形式为（B）。A.AB+CB.AC+BC.A+BCD.AB+BC+AC10.卡诺图上变量的取值顺序是采用（B）的形式，以便能够用几何上的相邻关系表示逻辑上的相邻。A.二进制码B.循环码C.ASCII码D.十进制码二．判断题（判断各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改正。每题2分，共10分）1.原码和补码均可实现将减法运算转化为加法运算。（×）改正：补码可实现将减法运算转化为加法运算，原码不行。2.并行加法器采用超前进位（并行进位）的目的是简化电路结构。（×）改正：并行加法器采用超前进位（并行进位）的目的是为了提高运算速度。3.优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。（×）改正：优先编码器允许多个输入信号同时有效，按优先级顺序，对最高优先级的输入进行编码。4.数据选择器和数据分配器的功能正好相反，互为逆过程。（√）5.在时钟脉冲的一个变化周期中，主从结构的RS触发器的主触发器的状态只能改变一次。（×）改正：在时钟脉冲的一个变化周期中，主从结构的RS触发器的从触发器的状态只改变一次，而主触发器的状态可能会改变多次。三．填空题：（每空1分，共20分）1.半导体数码显示器的内部接法有两种形式：共阴极接法和共阳极接法。2.消除竟争冒险的方法有修改逻辑设计、接入滤波电容、引入选通脉冲等。3.在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻，触发方式为主从式或边沿式的触发器不会出现这种现象。4.一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是____RS=0____。5.无符号二进制数A=(1011010)2，B=(101111)2，求：A+B＝(10001001)2；A-B＝(101011)26.n变量的逻辑函数有2n个最小项，任意两个最小项的乘积为0。7.CMOS反相器是由NMOS管和PMOS管组成的互补电路。8.TTL或非门多余输入端应接低电平。三态门的输出除了有高、低电平外，还有一种输出状态叫高阻态9.JK触发器的特性方程是Q*=JQ+KQ。10.在数字电路中，三极管主要工作在导通和截止两种稳定状态。四．函数化简题（8分）1)F=((A’+B’+C’)(D’+E’))’(A’+B’+C’+DE)（4分）解：F=((A’+B’+C’)’+(D’+E’)’)(A’+B’+C’+DE)=((A’+B’+C’)’+DE)((A’+B’+C’)+DE)=(A’+B’+C’)’(A’+B’+C’)+DE(A’+B’+C’)+DE(A’+B’+C’)’+DE=0+DE+DE=DE2)F=(A+B+C’)(A+C)(A+B’)(A+B+D+EH)（4分）解：F的对偶式：F*=ABC’+AC+AB’+ABD(E+H)=A(BC’+C+B’+BD(E+H))=A(C+B+B’+BD(E+H))=A所以：F=(F*)*=A*=A五．分析下图所示电路，写出Z1、Z2的逻辑表达式，列出真值表，说明电路的逻辑功能。（10分）S1S2'S3'F0'F1'F2'F3'F4'F5'F6'F7'Z1Z2CIABA2A1A0解：（1）列表达式（4分）7321742121mmmmZmmmmZ（2）列真值表（4分）（3）逻辑功能为：全减器（2分）六．设下列各触发器初始状态为0，试画出在CP作用下触发器的输出波形(10分)QQ'Q1JKCP1QQ'Q2JKCP(a)(b)CPQ1Q200解：图(a)中：J=K=1,Q*=JQ’+K’Q=Q+0=Q；——翻转（2分）JK触发器在时钟CP的下降沿触发；（1分）图(b)中：J=Q’,K=Q,Q*=JQ’+K’Q=QQ+QQ=Q，（2分）JK触发器在时钟CP的上升沿触发；（1分）所以，输出波形如下：CPQ1Q200七．设计一个将一位十进制数的余3码转换成二进制数的组合电路，电路框图如图3所示。（余三码定义如下：对于同样的十进制数字，其表示比8421码多0011；各位无固定的权。）（22分）图3要求：1)填写表1所示真值表；（6分）表1ABCDWXYZABCDWXYZ00000001001000110100010101100111100010011010101111001101111011112)利用图4所示卡诺图，求出输出函数最简与-或表达式（8分）；（2分）（2分）WXYZ3)用VHDL语言实现该电路功能（8分）。解：1）填写表1所示真值表；（6分）表1真值表ABCDWXYZABCDWXYZ00000001001000110100010101100111XXXXXXXXXXXX000000010010001101001000100110101011110011011110111101010110011110001001XXXXXXXXXXXX2）利用卡诺图，求出输出函数最简与-或表达式如下：（8分）×11×W××××X×1×××××111×1×Y××××Z×1×××××1111111由卡诺图得出输出函数表达式如下：W=AB+ACDX=B’D’+B’C’+BCDY=C’D+CD’Z=D’3)用VHDL语言实现该电路功能:（8分）答案一：LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYe3codeISPORT(a,b,c,d:INSTD_LOGIC;w,x,y,z:OUTSTD_LOGIC);ENDe3code;ARCHITECTUREe3codeaOFe3codeISBEGINPROCESS(a,b,c,d)VARIABLEt1,t2,t3,t4:STD_LOGIC;BEGINt1:=(aANDb)OR(aANDcANDd);t2:=((NOTb)AND(NOTd))OR((NOTb)AND(NOTc))OR(bANDcANDd);t3:=((NOTc)ANDd)OR(cAND(NOTd));t4:=NOTd;w=t1;x=t2;y=t3;z=t4;ENDPROCESS;ENDe3codea;答案二：LIBRARYieee;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYe3code2ISPORT(abcd:INSTD_LOGIC_VECTOR(3downto0);wxyz:OUTSTD_LOGIC_VECTOR(3downto0));ENDe3code2;ARCHITECTUREe3codeaOFe3code2ISBEGIN--VARIABLEt1,t2,t3,t4:STD_LOGIC;PROCESS(abcd)VARIABLEt1,t2:INTEGER;BEGINt1:=CONV_INTEGER(abcd);--将abcd转换为整型IF(t1=3ANDt1=12)THEN--如果abcd是余3码，则进行转换t2:=t1-3;wxyz=CONV_STD_LOGIC_VECTOR(t2,4);--将t2转换为STD_LOGIC_VECTOR--并赋值给信号wxyzELSEwxyz=ZZZZ;ENDIF;ENDPROCESS;ENDe3codea;