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一、实验要求：1、理解SRAM数字单元的存储原理及其读、写机制；2、用Cadence软件进行SRAM单元读、写电路原理图的设计并仿真；3、修改某些关键晶体管的参数并仿真分析。二、实验过程：1、SRAM单元结构设计与分析：图一SRAM数字电路单元结构如图一所示，本实验所用到的随机静态存储单元的基本结构由六只场效应晶体管构成，SRAM的每一bit存储在由1234MMMM、、、四只CMOS管构成的两个交叉耦合的反向器中。另外两只晶体管56MM、是储存基本单元到用于读写位线（/BLBL）的控制开关。假设原本基本存储单元内存的数据为1;0QQ，此时反向器1（由12MM、构成）的输入为0，输出为1，反向器2（由34MM、构成）的输入为1，输出为0，反向器1与反相器2的输入与输出相互首位相连，它们相互锁定。当进行读操作时，先将两根位线（/BLBL）预充电到高电平，再将字线电平调至高电平，此时两个传输管56MM、导通，这时晶体管14MM、也处于导通状态，Q点的高电位读出到位线BL上，由于BL本身即为高电平，因而其电位基本没有变化；位线BL则通过晶体管15MM、连接到地放电至低电平，这样基本存储单元的数据就被读出来了。同时该设计也可能存在一定的问题，因为当位线BL通过晶体管15MM、进行放电时存在将Q点拉高，进而导致晶体管3M导通，4M关断的风险，导致储存的数据被改写。因此需要严格控制晶体管15MM、的分压以避免这种风险。图二读操作分析原理图如图二，由晶体管15MM、源漏电流相等列出等式。对该等式变形后绘制出相应曲线图如图三。图三要想使图二中Q的电位不被改变，则需保证其在放电时的电位在0.4V的安全电位以下，从图三中可以看出，需保证单元下拉比CR不大于1.2，在设计原理图时应当注意这一点。进行写操作时分析方法与读操作基本相同，如图四所示，应当保证其单元上拉比PR小于1.8。图四2、用Cadence软件进行SRAM单元读、写电路原理图的设计并仿真：图五读操作设计原理图图六读操作仿真结果图（CR=1.2）从图六的仿真结果来看在1us的时候，将位线/BLBL预充电到高电平，在2us时将字线拉高到高电平，即将两个传输管导通，读出数据，位线BL读出了bit中的数据被拉低到低电平，而BL则读出了nbit中的数据保持为高电平，整个度过程中只有位线BL在读出数据时产生轻微的扰动（288.565mV），bit与nbit的电平并未改变，即存储的数据未被改写，此时原理图中的单元下拉比CR=1.2。图七写操作设计原理图图八写操作仿真结果图（CR=1）从图八的仿真结果来看，初始状态中bit为高电平，nbit为低电平，在2us时执行写操作，数据被写入位线中，位线BL被拉升为高电位，而BL则被拉低至低电位，在3us时，使传输管导通，将位线上的数据写入bit/nbit中，仿真结果与预期结果一致，此时原理图中的单元上拉比为1。3、修改某些关键晶体管的参数并仿真分析：对于读操作，下面将其单元下拉比分别改为0.5和4时的仿真结果进行对比：图九CR=0.5时的仿真结果图十CR=4时的仿真结果结合图六、图九和图十来看，当单元下拉比CR分别为0.5、1.2、4的时候，执行读操作时nbit产生的扰动分别为540.383mV、288.565mV、99.5573mV，单元下拉比CR越小，产生的扰动就越大，执行读操作时数据被改写的风险就更大，实验结果与理论相吻合。对于写操作，下面将其单元上拉比分别改为0.5和2时的仿真结果进行对比：图十一PR=0.5时的仿真结果图图十二PR=2时的仿真结果图结合图八、图十一、图十二，当单元上拉比PR为0.5和1时的波形图基本相同，而单元上拉比PR=2时，数据没有被成功写入，实验结果同理论分析结果一致。我们知道，晶体管的寄生电容的大小参与影响时间常数()CR进而会影响数据读、写的延迟，当其他条件相同时，电容C值越大，电路延时越明显，读、写速度也就越慢。本实验中晶体管的寄生电容确实是用电容器件所代替的，下面我们分别改变读、写的寄生电容来进行实验仿真。图十三读操作电路C=1fF时的仿真结果结合图六和图十二，二者都是在单元下拉比为1.2时的仿真结果，C=1fF时的仿真上升、下降沿基本为竖直线，延时极小，即意味着读操作速度更快。图十四写操作电路C=1fF时的仿真结果结合图八和图十四，这两个是在单元上拉比都为1时的仿真结果，后者的写入速度明显快于前者，验证之前的理论分析。三、实验总结：通过此次实验：（1）我更加熟悉了场效应管，了解了简单SRAM的设计结构及其存储机制；（2）初步学会了用cadence软件进行电路原理图的设计及仿真，并了解了用自己的电脑使用cadence软件的一种方法；（3）在实验过程中遇到问题应当多多独立思考，但也要避免闭门造车，要多与同学相互讨论交流，互相帮助才能更快、更高效的完成实验，才能有更全面的视角。