数集实验五

实验课五时序逻辑一、下图是一种用于AMD-K6处理器的脉冲寄存器。DCLKCLKdVDDXQQVDD=2.5V，反相器的延迟TPinv=40Ps，回答下面的问题：1、画出节点CLK，CLKd，X和Q两个时钟周期内的波形，其中输入D在一个周期中为0，在另一个周期中为1。解：假设CLK和D的输入波形如图5.1所示：CLKD图5.1CLK和D的输入波形图分析：CLKd波形：CLKd的波形经过3个反相器的延时，与输入CLK时钟波形相反。X点波形：当CLKd为低电平或者D为低电平或者CLK为高时，X点被上拉到高电位，只有当CLK为高且D为高以及CLKd为高时，X点才被下拉到低电位。Q点波形：当X为高电位且CLK为高电位以及CLKd为高电位时，Q才为低电位；当X为低电位时，Q为高电位。由于之前Q值状态为不确定态，因此节点CLK，CLKd，X和Q两个时钟周期内的波形如图5.2所示:CLKCLKDDXQ图5.2节点CLK，CLKd，X和Q两个时钟周期内的波形图2、考察这个寄存器的建立时间和保持时间。答：根据分析可以发现，在时钟上升沿之前，后一级电路对D截止，则电路对建立时间没有要求，故0suT,在时钟上升沿之后，在CLKD信号未下降时，Q信号随D信号变化，则保持时间为三个反相器的延时，而保持时间为120psT3Tpinvhold。3、对该电路进行仿真，所有管子的初始尺寸可以设定为：NMOS：W/L=0.5um/0.5umPMOS：W/L=1.8um/0.5um通过观察关键点的波形，更改某些管子的尺寸，使电路能够正常工作。贴出正常工作时两个时钟周期的波形。其中D在一个周期为0，一个周期为1。施加激励可参考：VclkCLK0pwl(000.3n00.4n2.50.7n2.50.8n0R)VinDD0pwl(00800p0900p2.5)注意，在SP文件中加入初始状态描述.icV(Q)=0V(x)=2.5V(CLKD)=0.tran0.001n2nUIC仿真波形图如图5.3所示：图5.3仿真波形图分析：但是我们发现Q1的电压达，不到反相器的开关阈值，所以电路不能正常进行工作，故增大Q1管的尺寸，将其W改为1U，则仿真电路如图5.4所示：图5.4修改后的仿真波形图二、观察下面时序模块与组合逻辑模块共同构成组合路径LOGICBLOCKD2Q2BD1Q1ACLCLTskewa)A、B寄存器的建立时间Tsetup=100ps，保持时间Thold=0，与时钟相关的传输延迟Tcq=50ps，Tlogic=250ps，求输入时钟的最高频率（时钟偏斜时间Tskew=0）。答：最小时钟400psTTTTlogiccqsetupmin故：输入时钟的最高频率GHZT5.2H102.51Fz9maxb)假定输入到B的时钟相对于输入到A的时钟有偏斜的情况存在，那么在下列情况下求输入最高时钟频率。ⅠTskew=50psⅡTskew=-50ps答：Ⅰ:，350ps50-400T-400psT400psTTskewskewZZ9GH86.2H102.861/TF则：Ⅱ:450ps,50400T-400psT400psTTskewskewZZ9GH22.2H102.221/TF当0Tsetup时,有最高频率,所以300psTGHZ33.3103.331/TF9max