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西华大学课程考试参考答案（A卷）第1页共3页课程名称：EDA技术考试时间：110分钟课程代码：8400070试卷总分：100分一、填空题参考答案及评分标准：（本大题共6小题10空，每空3分，总计30分）评分标准：填对一空得3分，不填或填错得0分。参考答案：1.EDA的中文全称为电子设计自动化，FPGA的中文全称为现场可程序门阵列。2.一个大型的组合电路总延时为120ns，采用流水线将它分三个较小的组合电路，理论最高工作频率可达25MHz。3.实现一个大量数据处理、存储的电路，应选ACEX1K（填ACEX1K或MAX700）器件。4.在以下的表达式或语句中选出正确的并将其番号填在空格处。①4’b1110^4’b1101=4’h1111;②8’b00101000=8’h28;③regb;assignb=a;④reg[1:0]c;always@(posedgeclk)c[1:0]=a[1:0];⑤{3{3’b110}}=6’B101010;⑥4’b10ZX=4’b10Zx;正确答案②，④，⑥。5．时序仿真和功能仿真中，没有包含器件时延参数的是功能仿真。6、FPGA/CPLD设计流程中设计输入主要有：、HDL语言、原理图、波形图。1、电子设计自动化、现场可程序门阵列2、25MHz3、ACEX1K4、②、④、⑥5、功能仿真6、HDL语言、原理图（只要意思正确即可）注：如有错别字，但不影响该空正确答案的判断只扣1分。二、判断题参考答案及评分标准：（本大题共10小题，每小题3分，总计30分）评分标准：判断正确一道得3分，不判断或判断错得0分。参考答案：1、MAXII和MAX7000器件都有LUT。------------------------------------------------（V）2、VerilogHDL硬件描述方式中有行为描述方式。---------------------------------（V）3、一个电路设计中使用了一个时钟，它最好锁到全局时钟管脚上。----------（V）4、initial和always语句对应的语句或表达式都可反复执行。-----------------（X）5、组合与时序混合电路要正常工作只需满足保持时间。----------------------（X）6、FPGA的大规模数字电路设计最好采用自顶向下设计方法。--------------（V）7、采用LPM函数设计的电路可移植性会变差。--------------------------------（V）8、SOC的优点之一可以有效提高电路性能。------------------------------------（V）9、FPGA的配置可以采用JTAG和PS方式。-----------------------------------（V）10、在有限状态机的设计中，没有用的状态必须要强制回到有效状态中。---（V）三、仿真与电路设计参考答案及评分标准：（本大题共4小题，每小题10分，总计40分）评分标准：按程序各部分给分。语法错误一处扣1分，3分扣光为止。装订线第2页共3页注：不要求一定要使用题目中的符号写代码。1、画出两个inital语句各自描述的波形图，时间单位为1ns（10分）1)initialbegin#2clr=0;#1clr=1;#6clr=0;end1、参考答案：1)赋值正确2分时间标对3分2)initialbegin#2clr=0;#1clr=1;#6clr=0;end2)赋值正确2分时间标对3分2、采用LPM函数设计一个宽度为8位，不带符号、3级流水线的加法器（10分）2、参考答案：moduleadder(a,b,c,clk,cot);----------------1分input[7:0]a,b;inputclk;output[7:0]c;outputcot;----------------2分LPM_ADD_SUBX0102ns3ns9nsX011ns2ns6ns被加数和a[7:0]b[7:0]c[7:0]cot进位加数clk第3页共3页adder4(.dataa(a),.datab(b),.clock(clk),.result(c),.cout(cot));----------------3分defparamadder5.LPM_REPRESENTATION=UNSIGNED;defparamadder4.LPM_WIDTH=8;defparamadder4.LPM_PIPELINE=3;----------------3分endmodule----------------1分3、设计一个有同步清零、使能、装载功能的4位减1计数器（来一个时钟上升沿计数器加1）。清零低有效，使能、装载高有效。装载信号有效时将6（十进制数）装入计数器。功能优先级为清零装载使能。（10分）3、参考答案：moduleconter(clk,clr,en,load,q);----------------1分inputclk,clr,en,load;output[3:0]q;----------------2分reg[3:0]q;----------------1分always@(posedgeclk)if(clr==0)q[3:0]=0;elseif(load==1)q[3:0]=4’b0110;elseif(en==1)q[3:0]=q[7:0]-1;----------------5分endmodule----------------1分4、设计如图所示的双向驱动电路图，en为高电平打开三态门（10分4、参考答案：Modulebitri(tri_inout,out,in,en,b);--------------1分inouttri_inout;inputin,en,b;outputout;--------------3分assigntri_inout=en?in:’bz;assignout=tri_inout^b;--------------5分endmodule--------------1分entri_inoutinbout