第八章-动态CMOS逻辑电路

第八章动态CMOS逻辑电路动态逻辑电路的特点预充─求值的动态CMOS电路多米诺CMOS电路时钟同步CMOS电路NORA电路和TSPC电路静态电路vs.动态电路动态电路是指电路中的一个或多个节点的值是由存储在电容上的电荷来决定的；静态电路是指电路的所有节点都有到地或到电源的电阻通路；静态逻辑vs.动态逻辑静态逻辑稳定的输入信号使MOS管保持在导通或截止状态，维持稳定的输出状态，信号可长期保持；动态逻辑即使撤掉输入信号，输出状态在一定时间内仍可保持，但最终不能长期保持。撤掉输入信号，则输出信号不存在。利用电容的存储效应来保存信息；CMOS动态逻辑的特点比CMOS逻辑晶体管数少，减小了芯片面积；提高电路工作速度；比静态逻辑快，比类NMOS逻辑功耗低；仍是CMOS逻辑，为无比逻辑；动态逻辑vs.CMOS逻辑优点:管子数少，面积小，速度快；产生泄漏电流，影响动态节点的信号保持；缺点：出现电荷分享现象，造成信号丢失；需要时钟信号控制电路的工作，增加设计难度；预充−求值动态逻辑vs.类NMOS逻辑可以说是在类NMOS电路的基础上发展起来的。也是只用一个NMOS(或PMOS)逻辑块实现逻辑功能，而把另一逻辑块用单个PMOS(或NMOS)管代替。不同的是负载管不是常通的，而是受时钟信号的控制；而且对逻辑功能块也增加了时钟信号的控制。预充─求值的动态CMOS电路预充−求值动态电路的基本构成把静态CMOS逻辑直接转换为类NMOS逻辑，再把类NMOS电路中的常通PMOS负载器件改换为由一时钟信控制的PMOS负载管。在实现逻辑功能的下拉支路中增加一由同一时钟控制的NMOS管。NM(c)预充-求值动态电路(b)类NMOS电路PulldownNetworkAB(a)CMOS静态电路求值晶体管如不加该求值晶体管，则当时钟控制的PMOS器件在对输出充电的过程中，可能会在上拉路径和下拉路径之间产生竞争。在下拉路径中增加一个用时钟控制的NMOS管，则只在PMOS器件被关闭之后才导通，才可实现逻辑求值；故，该NMOS管又称为求值晶体管。预充—求值动态电路的一般结构（富NMOS电路）OutΦΦABCMpMNonoff1offon(AB+C)In1In2PDNIn3MNMpΦΦOutCL预充–求值动态门的一般结构预充–求值AOI动态门预充-求值的动态CMOS与非门预充—求值动态与非门的电路富NMOS电路和富PMOS电路预充—求值电路中的电荷分享问题对于预充-求值的动态电路，若输入信号在求值阶段变化，可能会引起电荷分享问题，使输出信号受到破坏。电荷分享过程中的节点电平变化预充—求值电路的级连当用多级动态逻辑门去实现复杂功能时，不能用富NMOS与富NMOS直接级联，对于富NMOS电路，输出节点预充的高电平可以使下一级电路中的NMOS管导通，可能引起误操作，破坏电路的正常输出。为了避免预充-求值动态电路在预充期间不真实输出影响下一级电路的逻辑操作，富NMOS与富PMOS电路不能直接级联，而是采取富NMOS和富PMOS交替级联的方法，或者采用静态反相器隔离，即采用多米诺电路。时钟信号的设计动态短路必须有时钟控制。时钟信号的最高频率由电路的充、放电时间限制；时钟信号的最低频率受存储电荷保持时间限制。与静态反相器上升时间相同时钟频率的限制要使电路正常工作，时钟信号为低电平时间必须大于电路上升时间；时钟信号为高电平时间必须大于电路的下降时间。如果时钟占空比为1：1，则半周期时间由充放电时间中较长的一个限制。如果在求值时NMOS逻辑块不存在导通通路，输出为高，由于电路中存在各种泄漏电流，将输出节点电容上存储的电荷泄放，时间越长，电荷泄漏越多，高电平下降越显著。如果允许高电平下降20%，则由此可以限定输出最长保持时间。时钟信号的产生真正的单向时钟电路中，不存在两相时钟偏移引起的信号竞争问题。但是会由于时钟信号延迟引起各个部分工作的不同步。对于小的局部电路模块，时钟信号线的Rc延迟很小，影响不大；但是对于整个芯片来说，时钟信号线的RC延迟将变得不可忽略，会严重影响整个数字系统的可靠工作。因此，对时钟信号线要精心设计。由于时钟信号要控制芯片上各部分电路工作，因此扇出系数非常大。为提高驱动能力，并避免由于负载不均匀引起到达各个电路的时钟延迟不一致，时钟信号必须经过多级反相器构成的缓冲器，而且采用树状结构。时钟信号源可以使芯片内部产生的，也可以从片外送入。片内时钟发生器用环形振荡器电路来实现。时钟信号的产生和分布时钟信号的产生多米诺（Domino）CMOS电路多米诺（Domino）CMOS电路多米诺CMOS电路由一级预充-求值动态逻辑门加一级静态CMOS反相器构成。由于经过反相器输出，提高了输出驱动能力，也解决了富NMOS与富NMOS动态电路不能直接级联的问题。多米诺（Domino）CMOS电路Φ=0是预充阶段，使V1为高电平，输出低电平；当Φ=1时，若A=B=1，则M1，M2和MN1构成下拉通路导通，使V1放电到低电平，反相后输出高电平。若两个信号不全为高，则输出保持为低电平。多米诺CMOS电路的特点由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通，因此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。多米诺CMOS电路的级连电荷分享引起结点电平变化避免电荷分享和电荷泄漏的影响多输出多米诺电路一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。不仅可以将动态电路中整个逻辑块的结果经反相器输出，还可以将其中子逻辑块的结果也经过反相器输出。多输出多米诺电路实现4位进位链时钟同步CMOS电路(C2MOS)时钟同步CMOS电路(C2MOS)ΦΦMn1Mp1INVDDMp2Mn2VoutCLCA在静态CMOS逻辑门的上拉和下拉通路中分别增加一个受反相时钟控制的P管和N管，构成一与时钟同步的CMOS逻辑门；这种时钟同步的CMOS反相器不是按照预充-求值的方式，而是求值-保持；时钟同步CMOS电路的工作原理ΦΦMn1Mp1InVDDMp2Mn2OutCL1时，求值阶段：CMOS逻辑门正常工作，实现逻辑求值；0时，保持阶段：CMOS电路停止求值，依靠结点电容保持信息；工作方式：求值―保持HoldonEvaluateclockInOutHoldonEvaluate时钟同步CMOS电路的级联两级时钟CMOS电路要交替级联，时钟互为反相，使相邻两级电路分别处于保持和求值阶段，以避免信号竞争。ΦΦMn1Mp1INVDDMp2Mn2ΦΦMn1Mp1VDDMp2Mn2Out2CLOut1Out1:HoldOut2:EvalOut1:EvalOut2:HoldclockInOut1:HoldOut2:EvalOut1:EvalOut2:HoldOut1Out2时钟同步CMOS电路中的电荷共享时，求值阶段：1同理，CL和CA间的电荷共享会使应保持为0的输出低电平上升。ΦΦMn1Mp1INVDDMp2Mn2OutCLCBCA0时，保持阶段：若输入为0，则输出结点电容CL被充电为VDD；此时由于Mn1导通，Mn2截止，内部结点电容CB被放电至0；若此时输入由01，则Mn2导通，Mn1截止，电容CL和CB并联，发生电荷共享，使应保持为高电平的输出电平下降；电路中电荷共享的解决将时钟控制的一对MOS管接到输出结点上；时，求值阶段：若输入为0，则输出结点电容CL被充电为VDD；1ΦΦMn2Mp2INVDDMp1Mn1OutCLCBCA同理，CL和CA间也不会发生电荷共享使应保持为0的输出低电平上升；0时，保持阶段：此时由于Mn1导通，Mn2截止，内部结点电容CB与CL间共享，但此时上拉支路导通，可持续充电；2CMOS若此时输入由01，则Mn2导通，但Mn1截止，电容CL和CB间不会发生电荷共享；在CMOS静态逻辑门的输入端增加时钟控制的CMOS传输门也可以实现时钟同步CMOS电路；电路的另一种形式2CMOSInOut时钟同步CMOS电路的特点保持了静态CMOS电路的对称和互补性能；输出可与任何电路的输入端级联；输入可接受任何电路的输出信号；NORA和TSPC电路两相时钟信号偏移引起的信号竞争动态时钟电路中常采用两相时钟Φ和Φ；它们的延迟可能不同；或：负载可能不匹配；造成两相时钟的偏移使Φ和Φ在某一时刻为相同的值；导致电路出现信号竞争；电路无法正常工作；避免信号竞争的设计精心设计时钟信号的路径，尽量减小时钟的偏移；改进动态电路的结构设计，使其不受时钟偏移的影响；这种电路称为无竞争动态电路（norace，NORA）。NORA动态CMOS电路基本结构由预充―求值的富NMOS逻辑和富PMOS逻辑交替级联构成一动态逻辑级；富NMOS逻辑级和富PMOS逻辑级的时钟控制互为反相；最后再级联一时钟同步CMOS反相器作为锁存器。相NORA动态CMOS电路工作原理时，保持阶段：结点out1通过Mp1预充电至VDD，而结点out2通过Mn2预放电至0；时钟同步CMOS电路不工作，处于保持状态；0工作方式：预充―求值和求值―保持的结合1时，求值阶段：富NMOS级和富PMOS级结束预充电过程，进入逻辑求值阶段；时钟同步CMOS电路将输入信号反相输出；整个电路在期间求值，故称为相块；1NORA动态CMOS电路工作原理在时钟信号由低变换至高时，所有级联的NMOS逻辑级和PMOS逻辑级一个接一个地定值；对于时钟同步CMOS锁存器，在求值阶段实际上只有一相时钟起作用；故C2MOS反相器的输出不会受到前级预充电信号的干扰，也不会受到时钟和信号偏移的影响，因此避免了信号竞争。NORACMOS逻辑的特点每个动态逻辑级的输出不需要静态CMOS反相器，且与多米诺逻辑兼容；交替级联可实现一个流水线操作的复杂系统；流水线系统的交替段可处理连续的输入数据。由于采用了时钟同步CMOS锁存器，使前级电路模块输出保持不变时后级电路模块求值，保证了输入和输出信号的稳定。段段段clock段：保持段：定值段：定值段：保持段：保持段：定值段：定值段：保持NORACMOS逻辑的交替级联含相段和相段；富NMOS级由时钟信号控制，富PMOS级由反相时钟信号控制；两相控制的逻辑块交替级连；pblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水线系统的段定值发生在Φ=1期间；pblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水线系统的段定值发生在Φ=0期间；真单相时钟电路（TSPC，turesinglephaseclock）在NORA的基础上发展起来，但每一级只采用一种MOS管网络和一相时钟驱动；避免了信号的交叠或偏移，故可避免信号的竞争；减少了时钟信号，电路简化，可提高工作速度；TSPC(truesinglephaseclock)电路TSPC电路单相时钟CMOS电路的基本结构电路由N块和P块交替构成，每个模块由同样的时钟信号Φ控制；一个N模块由一个动态NMOS电路级和一个时钟CMOS锁存器级联构成，而一个P模块由一个动态PMOS电路级和时钟CMOS锁存器级联而成；单相时钟CMOS流水线系统富NMOS电路块富PMOS电路块M1M2M3M1M2M3构成多级电路时，富NMOS电路块和富PMOS电路块交替连接。单相时钟CMOS电路的工作原理对第一级NMOS动态电路：Φ=0时：第一级动态电路预充，锁存器输出级的上拉和下拉支路都断开，处于保持状态；Φ=1时：第一级NMOS电路求值；由于M2导通，故求值结果经反相后输出；对第二级PMOS动态电路：Φ=0时，电路处于求值状态；Φ=1时，输出保持不变；单相时钟CMOS电路的方式总的来说，构成TSPC逻辑电路时，把富NMOS块和富PMOS块交替级联，从而使前一级电路求值时，后一级电路保持；而后一级电路求值时，前一级电路处