电子科技大学-数字逻辑综合实验-4个实验报告-doc版

1电子科技大学计算机学院标准实验报告（实验）课程名称数字逻辑综合实验xxx20160xxxxxxxxx电子科技大学教务处制表2电子科技大学实验报告1学生姓名：xxx学号：指导教师：吉家成米源王华一、实验项目名称：中小规模组合逻辑设计二、实验目的：1．掌握非门、或门、与非门、异或门、数据选择器的逻辑功能。2．掌握常有逻辑门电路的引脚排列及其使用方法。3．采用中小规模逻辑门进行组合逻辑设计，掌握组合逻辑的设计方法。三、实验内容：1．逻辑输入采用实验箱的K1-K11，逻辑输出接L1-L10。测试实验箱上的HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）的逻辑功能。2．采用小规模逻辑器件设计一位数据比较器：设一位数据比较器的输入为A、B，比较AB，A=B，AB，输出三个比较结果，输出采用低电平有效。3．分别用小规模和中规模逻辑器件设计3输入多数表决器：设输入为A、B、C，当三个输入有两个或两个以上同意时，输出结果为同意，输入、输出的同意均为高电平有效。四、实验原理：1．一块74LS04芯片上有6个非门。非门的逻辑功能如表1所示，74LS04（非门、反相器）的逻辑符号和引脚排列如下图所示。表1非门的逻辑功能输入A输出YLHHL3图174LS04的逻辑符号和引脚排列2．74LS32（或门）的逻辑符号、引脚排列如下图所示。图274LS32的逻辑符号和引脚排列表2或门的逻辑功能输入输出YABLLLLHHHLHHHH3．74LS00（与非门）的逻辑符号、引脚排列如下图所示。表3与非门的逻辑功能输入输出YABLLHLHHHLHHHL4图374LS00逻辑符号和引脚排列4．一块74HC86芯片上有4个异或门。异或门的逻辑功能如表4所示，74HC86（异或门）的逻辑符号、引脚排列如图4所示。表4异或门的逻辑功能输入输出YABLLLLHHHLHHHL图474HC86逻辑符号和引脚排列5．74HC153芯片上有两个4选1数据选择器。两个数据选择器使用公共的选择输入端B、A，其它输入端和输出端是独立的。74HC153（数据选择器、多路复用器）的引脚排列如下图所示。5图574HC153的引脚排列表5数据选择器的逻辑功能输入输出Y选择输入BA数据输入C3C2C1C0输出选通G××××××HLLL×××LLL×××HHLH××L×L××H×HHL×L××L×H××HHHL×××LH×××H6．一位数据比较器的设计设一位数据比较器的输入为A、B，比较AB，A=B，AB，输出三个比较结果，输出采用低电平有效。首先列出真值表如下：ABGT_LEQ_LLT_L00101011101001111101根据真值表，画出3个卡诺图，对逻辑函数进行化简。确定这个逻辑函数是一个2输入，3输出的函数。根据化简后的结果搭建电路并进行测试。7．3输入多数表决器的设计设输入为A、B、C，当三个输入有两个或两个以上同意时，输出结果为同意，6输入、输出的同意均为高电平有效。首先列出真值表如下：ABCF00000010010001111000101111011111根据真值表画出卡诺图，用卡诺图对逻辑函数进行化简，按照化简结果搭建电路，并按照不同输入进行测试。五、实验器材（设备、元器件）：数字逻辑实验箱一台，HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）各1片。六、实验步骤：实验步骤包括：查阅74LS04、74LS32、74LS00、74HC86、74HC153的数据手册，学习它们的逻辑功能。根据实验内容连接输入和输出导线，拨动输入开关，观察指示灯的显示是否符合要求。根据设计要求进行组合逻辑设计，写出输出的与或式，根据数字逻辑实验箱上实际安装的芯片进行逻辑表达式的变换，连接输入和输出导线，测试是否完成相应的逻辑功能。七、实验数据：1．测试74LS04非门的逻辑功能，实际测试数据如下。表1074LS04非门逻辑功能测试输入引脚（符号）输入电平输出电平输出引脚（符号）实测输出是否符合逻辑功能1（1A）LH2（1Y）是HL是3（2A）LH4（2Y）是HL是5（3A）LH6（3Y）是HL是9（4A）LH8（4Y）是HL是711（5A）LH10（5Y）是HL是13（6A）LH12（6Y）是HL是备注：非门电路，当输入为0时，输出为1，指示灯亮。2．74LS32有4个两输入或门，测试其中一个或门的逻辑功能，实际测试数据如下。表1174LS32或门逻辑功能测试输入引脚（符号）输入电平输出电平输出引脚（符号）实测输出是否符合逻辑功能1（1A）2（1B）LLL3（1Y）是LHH是HLH是HHH是8备注：两输入或门，当输入1为0，输入2为1时，输出为1，指示灯亮。3．74LS00有4个两输入与非门，测试其中一个与非门的逻辑功能，实际测试数据如下。表1274LS00与非门逻辑功能测试输入引脚（符号）输入电平输出电平输出引脚（符号）实测输出是否符合逻辑功能1（1A）2（1B）LLH3（1Y）是LHH是HLH是HHL是9备注：两输入与非门，当输入1为1，输入2为1时，输出为0，指示灯灭。10备注：两输入与非门，当输入1为1，输入2为0时，输出为1，指示灯亮。4．74HC86有4个两输入异或门，测试其中一个异或门的逻辑功能，实际测试数据如下。表1374HC86异或门逻辑功能测试输入引脚（符号）输入电平输出电平输出引脚（符号）实测输出是否符合逻辑功能1（1A）2（1B）LLL3（1Y）是LHH是HLH是HHL是备注：两输入异或门，当输入1为1，输入2为0时，两个输入不同，输出为1，指示灯亮。11备注：两输入异或门，当输入1为1，输入2为1时，两个输入相同，输出为0，指示灯灭。5．74HC153芯片上有两个4选1数据选择器，测试其中一个数据选择器的逻辑功能，实际测试数据如下。表14数据选择器的逻辑功能输入输出引脚（符号）7（1Y）实测输出是否符合逻辑功能选择输入引脚（符号）214（BA）数据输入引脚（符号）3456（1C31C21C11C0）输出选通引脚（符号）1（1G）××××××HL是LL×××LLL是×××HH是LH××L×L是××H×H是HL×L××L是×H××H是HHL×××L是H×××H是12备注：4选1数据选择器，输出选通为L，选择输入为L，H，当输入引脚全为L时，输出为L，指示灯灭。13备注：4选1数据选择器，输出选通为L，选择输入为L，H，当5号输入引脚为H时，输出为H，指示灯亮。6．一位数据比较器的设计设一位数据比较器的输入为A、B，比较AB，A=B，AB，输出三个比较结果，输出采用低电平有效。表15一位数据比较器的测试结果输入输出实测输出是否符合逻辑功能ABAGTB_LAEQB_LALTB_L00HLH是01HHL是10LHH是11HLH是备注：1位数据比较器，输入1和输入2均为L时，此处为低电平有效，输出依次为H，L，H，指示灯亮，灭，亮。14备注：1位数据比较器，输入1为L，输入2为H时，此处为低电平有效，输出依次为H，H，L，指示灯亮，亮，灭。备注：1位数据比较器，输入1为H，输入2为L时，此处为低电平有效，15输出依次为L，H，H，指示灯灭，亮，亮。备注：1位数据比较器，输入1为H，输入2为H时，此处为低电平有效，输出依次为H，L，H，指示灯亮，灭，亮。7．3输入多数表决器的设计设输入为A、B、C，当三个输入有两个或两个以上同意时，输出结果为同意，输入、输出的同意均为高电平有效。表163输入多数表决器的测试结果输入输出F实测输出是否符合逻辑功能ABC000L是001L是010L是011H是100L是101H是110H是111H是16备注：3输入表决器，用与非门连接非门代替与门，输入依次为L,H,H时，此处为高电平有效，输出为H，指示灯亮。17备注：3输入表决器，用与非门连接非门代替与门，输入依次为H,L,H时，此处为高电平有效，输出为H，指示灯亮。备注：3输入表决器，用与非门连接非门代替与门，输入依次为H,H,L时，此处为高电平有效，输出为H，指示灯亮。18备注：3输入表决器，用与非门连接非门代替与门，输入依次为H,H,H时，此处为高电平有效，输出为H，指示灯亮。八、实验结论：设计3输入多数表决器时，采用中规模逻辑器件进行组合逻辑电路的设计，可以有效地简化电路设计与实现过程，能够轻松地测试输出结果是否与预期相符，同时便于电路的修改。九、总结及心得体会：通过本次实验，我们巩固了在数字逻辑课程上学到的几种门电路，以及如何设计特定功能的简单电路。在课堂知识的基础上，自己动手测试了非门，或门，异或门，4输入数据选择器等电路的输出和输入的关系，还利用真值表、卡诺图等工具来化简逻辑函数，设计出了1位数值比较器和三输入表决器。最后，改变输入状态，检查电路输出是否符合逻辑。十、对本实验过程及方法、手段的改进建议：本次实验我们完成了数字逻辑课程的部分实践，希望可以进行更深入的拓展，设计并实现功能更为全面的电路。报告评分：指导教师签字：19电子科技大学实验报告2学生姓名：xxx学号：指导教师：吉家成米源王华一、实验项目名称：Verilog组合逻辑设计二、实验目的：使用ISE软件和Verilog语言进行组合逻辑的设计与实现。三、实验内容：1．3-8译码器的设计和实现。2．4位并行进位加法器的设计和实现。3．两输入4位多路选择器的设计和实现。实验要求如下：1．采用Verilog语言设计，使用门级方式进行描述。2．编写仿真测试代码。3．编写约束文件，使输入、输出信号与开发板的引脚对应。4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。四、实验原理：1．74x138译码器是输出低有效的3-8译码器。表1所示为74x138译码器的真值表。表174x138译码器的真值表输入输出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY0_L0xxxxx11111111x1xxxx11111111xx1xxx11111111100000111111102010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111根据3-8译码器的真值表，可得输出的函数表达式为12_2_0_1_2_3_4_5_6_7_GGGALGBLYLCBAGYLCBAGYLCBAGYLCBAGYLCBAGYLCBAGYLCBAGYLCBAG根据上述函数表达式，可画出逻辑电路图为。21图13-8译码器的逻辑电路图2.数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（Multiplexer）,并用MUX来表示。表22输入1位多路选择器的真值表数据输入选择控制S输出YD0D1000001001001110100100111101011112选1数据选择器的真值表如表1所示，其中，D0、D1是2路数据输入，S为选择控制端，Y为数据选择器的输出，根据真值表可写出它的输出函数表达式为：01YSDSD如果输入再加上低有效的输入使能端，则输出的表达式变为0101_()__YENLSDSDENLSDENLSD根据上述函数表达式，可画出2输入4位多路选择器的逻辑电路图为。22图22输入4位多路选择器的逻辑电路图2.1位全加器的真值表如下表31位全加器的真值表输入变量输出变量ABCiCi+1S0000000101010010111010001101101101011111根据真值表，输出表达式为：对于4位并行加法器，可以按入下公式进行设计i+1()iii