合工大数电期末试卷

《数字逻辑》A卷1/61一、选择：（每题3分，共计30分）1、表示任意两位无符号十进制数需要二进制数。A．6B．7C．8D．92、标准或-与式是由构成的逻辑表达式。A．与项相或B.最小项相或C.最大项相与D.或项相与3、从JK触发器是。A.在CP的上升沿触发B.在CP的下降沿触发C.在CP=1的稳态下触发D.与CP无关4、R、S是RS触发器的输入端，则约束条件为。A.RS=0B.R+S=0C.RS=1D.R+S=15、触发器的现态为0，在CP作用后仍然保持0状态，那么激励函数的值应该是。A.J=1,K=1B.J=0,K=0C.J=0,K=dD.J=1,K=d6、同步计数器是指的计数器。A.由同类型触发器B.各触发器的时钟端连接在一起，统一由时钟控制C.可以用前一级触发器的输出作为后一级触发器的时钟D.可以用后一级触发器的输出作为前一级触发器的时钟7、下列触发器中，不能实现1nQ=nQ的是。A.JK触发器B.D触发器C.T触发器D.RS触发器8、4位二进制加法计数器正常工作时，从0000开始计数，经过1000个输入计数脉冲之后，计数器的状态应该是。A.1000B.0100C.0010D.00019、可以用来实现并/串和串/并转换的器件是。A.计数器B.移位寄存器C.存储器D.序列信号检测器《数字逻辑》A卷2/6210、设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要个异或门。A．2B.3C.4D.5二、填空：（每题2分，共10分）1、（48）10=（_________）16=（______________）2。2、集成触发器三种结构：、的和。3.函数的反函数=。4、时序逻辑电路的功能表示方法有：、、和。5、N级环形计数器的计数长度是，N级扭环计数器的计数长度是。三、函数化简与证明（共20分）1、用卡诺图化简逻辑函数F(A，B，C，D)＝∑m(2，3，9，11，12)+∑d(5，6，7，8，10，13)求出最简“与-或”表达式和最简“或-与”表达式。（7分）2、（用代数法）。（6分）3、证明：如果，且则A=B。（7分）四、分析与设计：（共40分）1、设计一个“001/010”序列检测器。该电路有一个输入x和一个输出Z，当随机输入信号中出现“001”或者“010”时，输出Z为1，平时输出Z为0。典型的输入、输出序列如下：x：1001010011Z：0001001000请给出该Mealy电路的原始状态图和原始状态表。（10分）2、设计一个巴克码信号发生器，要求自动产生周期性的１１１００１０的信号序列，要求用D触发器和逻辑门来实现。（15分）3、设计1110序列检测器的状态转换图，并求出最简状态转换表。（15分）一、选择题（共20分）1.下列表达式中，正确的是。A.CBAABCB.BCACBBA《数字逻辑》A卷3/63C.))((CBBAACABD.CACAA2.函数F(A,B,C,D)的卡诺图如图1所示，则其最简与－或表达式F=。A.DCADBCDCBB.DCBDBC.DCADCBDCBD.DCBDB3.图2所示的组合电路其函数表达式为。A.F(A,B,C)=Σm(2,4,5)B.F(A,B,C)=Σm(1,3,7)C.F(A,B,C)=Σm(2,6,7)D.F(A,B,C)=AB+BC4.时序逻辑电路中一定包含电路。A.加法器B.比较器C.数据选择器D.触发器5.与最小项DCAB逻辑相邻的最小项是。A.DCBAB.BCDAC.DBCAD.DABC6.一个模10计数器至少需要个触发器组成。A.2B.3C.4D.97.4K×8位RAM芯片，其地址线条，数据线条。A.12,4B.12,8C.14,8D.10,168.从编程功能讲，GAL的与阵列，或阵列。A.可编程，固定B.固定，可编程C.可编程，可编程D.固定，固定9.在ispLSI器件中，实现基本逻辑功能的单元是。A.全局布线区B.通用逻辑块C.时钟设置网络D.输入输出块10.若一块线路板上装有n块ISP器件，则对它们安排套接口进行编程。A.2B.n+1C.nD.1二、填空题（共25分）1.（17.6）10＝（）2，（24.1）8＝（）2。2.用卡诺图判断下列两个函数的关系是。ABCBCACBAF),,(1BACBCACBAF),,(2ABBCF图20001111000110111111011图1ABCD《数字逻辑》A卷4/643.门电路的输入、输出高电平赋值为，低电平赋值为，这种体制称为正逻辑体制。4.加法器按照进位链的组成不同分为加法器和加法器。5.4路数据选择器构成的逻辑电路如图3所示，F的逻辑表达式是。YFDC1CAA013D20D1D0BA图36.在CP脉冲作用下，具有图4（a）所示功能的触发器是触发器，具有图4（b）所示功能的触发器是触发器。7.使用寄存器存储数据时，先建立信号，后建立信号。8.如图5所示的三态门，当使能端G为时，输出AB。图59.时序电路的状态图如图6所示，则该电路是模计数器，电路是否能自启动。01X=0X=1X=1X=0图4（a）01XY=0ΦXY=Φ0图4（b）XY=Φ1XY=1ΦBAG图7CPD图6013267《数字逻辑》A卷5/6510.时序电路使用正边沿D触发器，已知CP及输入D的波形如图7所示，则在6个CP脉冲的作用下Q端的值分别是。11.时序逻辑电路的输出不仅与状态有关，还与的状态有关。12.DRAM存储元由于有漏电流现象存在，所以要定期进行。13.格雷码的优点是。14.对函数BACABACBAF),,(而言，若输入只有原变量而无反变量，则),,(CBAF。15.ISP逻辑器件有ispLSI、、和ispGDS三大类。16.如图8所示的逻辑部件，其中各方框中均使用模X的计数器做X次分频器，则①处的频率是，②处的频率是。17.某时序逻辑电路有S0~S3四个状态，则采用计数器法对其进行状态编码的结果是。三、应用题（共30分）1．评奖委员会由A、B、C三人组成，其表决权如下：若A赞成，则其余两人只要有一人赞成可获奖；若A不赞成，则其余两人都赞成才可获奖。⑴列出“获奖决议通过”的真值表；⑵写出最小项逻辑表达式；⑶画出用二输入逻辑门实现的逻辑电路图；⑷画出用74LS138实现的逻辑电路图。2．采用正边沿D触发器设计一个同步四进制加法计数器。⑴列出状态转移表；⑵写出激励方程表达式；(3)画出逻辑电路图。四、分析题（共25分）1.图9是由两片74LS163（同步模16加法计数器，同步复位，同步预置）级联组成的计数器，分析：⑴两个芯片的计数模值各为多少？各采用了哪种变模方式？⑵整个计数器的模是多少？该电路采用了哪种级联方式？《数字逻辑》A卷6/66EEPTCKCOQAQBQCQDABCDLDCLREEPTCKCOQAQBQCQDABCDCLRLD1111111001CP图92.下列程序是3:8译码器的ABEL-HDL源文件，请指出其中的错误并改正。MODULEENCODERTITLE‘3:8ENCODER’DECLARATIONS“INPUTEN,I2,I1,I0PINISTYPE‘COM’;“OUTPUTY7,Y6,Y5,Y4,Y3,Y2,Y1,Y0PINISTYPE‘REG’;EQUATIONS([EN,I2,I1,I0]-Y)[0,X,X,X]-[1,1,1,1,1,1,1,1][1,0,0,0]-[1,1,1,1,1,1,1,0];[1,0,0,1]-[1,1,1,1,1,1,0,1];[1,0,1,0]-[1,1,1,1,1,0,1,1];[1,0,1,1]-[1,1,1,1,0,1,1,1];[1,1,0,0]-[1,1,1,0,1,1,1,1];[1,1,0,1]-[1,1,0,1,1,1,1,1];[1,1,1,0]-[1,0,1,1,1,1,1,1];[1,1,1,1]-[0,1,1,1,1,1,1,1];