搜索
11、Nios的基本组成1.由32个32位通用寄存器r0-r31组成的寄存器组；2.支持算数、关系、逻辑、移位和循环操作的算数逻辑单元；3.支持用户自定义定制指令的定制指令逻辑接口；4.一个简单的、非向量异常控制器；5.支持32个外部硬件中断的中断控制器；6.分开的指令总线和数据总线；7.指令和数据缓冲存储器；8.指令和数据紧耦合存储器接口；9.JTAG调试模块。2、Nios的特点1）NIOSⅡ处理器采用流水线技术、单指令流的32位通用RISC处理器2）提供全32位的指令集、数据总线和地址总线3）提供32个通用寄存器4）提供32个外部中断源5）提供结果为32位的单指令32*32乘除法6）提供专用指令计算结果为64位和128位的乘法7）可以定制单精度浮点计算指令8）单指令桶形移位寄存9）对各种片内外设的访问及与片外外设和存储器的接口10）硬件辅助的调试模块，在IDE环境下，可完成开始、停止、断点、单步执行、指令跟踪等基本调试和高级调试功能11）基于GNUC/C++工具集和EclipseIDE的软件开发环境12）ALTERA公司的SignalTapⅡ逻辑分析仪，实现对指令、数据、FPGA设计中的逻辑信号进行实时分析13）所有NISOⅡ处理器均兼容的指令系统14）高达218DMIPS的性能SoPCSystemOnProgrammableChip，可编程的片上系统。方案：基于FPGA嵌入IP硬核的SOPC系统；基于FPGA嵌入IP软核的SOPC系统；基于HardCopy技术的SOPC系统5、Nios的异常分类Nios的异常包括：硬件中断和软件异常。软件异常可分为软件陷阱异常、未定义指令异常和其他异常。中断处理流程：（1）把status寄存器内容复制到estatus寄存器中，保存当前处理器状态；（2）清除status寄存器的U位为0，强制处理器进入超级用户状态；（3）清除status寄存器的PIE位为0，禁止所有的硬件中断；（4）把异常返回地址写入ea寄存器(r29)；（5）跳转到异常处理地址。异常处理优先级：硬件中断软件陷阱未定义指令其它异常Nios的内核类型NiosII/f(快速)：性能最高，但占用的逻辑资源最多。NiosII/e(经济)：占用的逻辑资源最少，但性能最低。NiosII/s(标准)：平衡的性能和尺寸。NiosII/s内核比第一代的NiosCPU更快，占用的资源更少。从端口传输信号addressreaddata、writedatachipselect、read、writebyteenable、writebyteenablebegintransfer.irq、reset、clk、waitrequest复位信号reset中断信号irqirqnumber主端口信号clkaddresswaitrequest复位地址为存储器(SDRAM)中的0x00，异常地址为存储器中的0x20从端口的基本读传输：1第一个时钟周期在clk的上升沿开始2由Avalon交换结构到从端口的address和read信号有效3avalon交换结构对地址译码，并且发出chipselect信号4从端口在第一个周期内返回有效的数据Avalon交换结构在下一个时钟上升沿捕获数据，读传输完成。从端口的基本写传输：1第一个时钟周期在clk的上升沿开始2Avalon交换架构发出的有效的writedataaddressbyteenable和write信号3Avalon交换架构对地址译码，并且发出chipselect信号4从端口在clk的上升沿捕获writedataaddresswritebyteenable和chipselect写传输结束。8、Avalon总线的特点1）简单性：易于理解、易于使用。2）占用资源少：减少对FPGA片内资源的占用。3）高性能：Avalon总线可以在每一个总线时钟周期完成一次数据传输。4）专用的地址总线、数据总线和控制总线：简化Avalon总线模块和片上逻辑之间的接口，Avalon外设不需要识别数据和地址周期。5）强数据宽度支持能力：支持高达1024位的数据宽度，支持不是2的偶数幂的数据宽度。6）支持同步操作：所有Avalon外设的接口与Avalon交换架构的时钟同步，不需要复杂的握手/应答机制，简化了Avalon接口的时序行为，便于集成高速外设。7）支持动态地址对齐：Avalon总线可以处理具有不同数据宽度的外设间的数据传输，其自动地址对齐功能将自动解决数据宽度不匹配的问题。8）开放性：Avalon总线规范是一个开放的标准，用户可以在未经授权的情况下使用Avalon总线接口自定义外设。9、IP核分为软核、硬核和固核，解释其含义软核以HDL文本形式提交给用户，它已经过RTL级设计优化和功能验证，但其中不含任何具体的物理信息。固核介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。硬核基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已通过工艺验证，具有可保证的性能。10PIO核四个寄存器是数据寄存器（PIO输入输出数据）方向寄存器（控制输入输出方向）中断掩码寄存器（中断使能）边沿捕获寄存器（输入输出的边沿检测）。当基地址为0x10时，其四个寄存器的地址0x10、0x14、0x18、0x1c。分析边沿捕获寄存器的数11定时器中断statuscontrolperiodlperiodhsnaplsnaphPLL（锁相环）作用：实现两个不同设备之间的时钟同步，减小相移，从而减小和调整时钟信号的延时和建立时间。输入短接入四个时钟信号，每次只能选择其中的一个端输入，有四个输出端，其中三个为全局时钟，为内部提供始终信号，另外一个为PLL_OUT，为外部的时钟输出信号。AlteraEP2C35有4个PLL，每个有4个全局时钟输出Alt_irq_register里面的参数idcontextisr，中断注册函数：intalt_irq_register(alt_u32id,void*context,void(*isr)(void*,alt_u32));中断处理函数：intalt_irq_register(alt_u32id,void*context,void(*isr)(void*context,alt_u32id));15、添加基于Avalon接口外设的基本流程1.指定硬件功能2.指定微处理器访问和控制该硬件的应用程序接口3.定义一个AVALON接口：提供正确的控制机制、足够的吞吐性能4.采用VHDL或Verilog编写硬件设计5.单独测试硬件设计6.编写C头文件，定义寄存器映射7.使用元件编辑器将硬件和软件文件打包成一个元件8.例化元件为SOPC系统的一个模块9.使用NIOSII处理器测试元件的寄存器级访问10.编写元件的驱动程序11.反复改进元件的设计：硬件、软件、元件更新12.编译完整的包含一个或多个该元件的SOPC系统13.执行系统级的验证，若必要，进行反复设计14.完成元件设计，发布共享元件静态地址对齐:当主端口从宽度较小的从端口读数据，从端口接到主端口地位，高位填充为0，写数据时，高位忽略。主端口不能访问宽度比它大的从端口。动态地址对齐:高位的主端口数据字节与从端口地址空间中的下一个位置对应。当主端口从宽度较小的从端口读数据，从端口执行多次读传输（32位主端口与16位从端口,从端口每次读两次以填满32位）,写数据时一样。SDRAM为存储器，base：700000为存储器起始地址，end：7fffff为终止地址。·建立时间是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；TsuTclk+Tskew–Tco。··保持时间是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。ThTco系统的寻址方式1立即数寻址:指令直接给出操作数。2寄存器寻址:所有的操作数都是寄存器，结果保存在寄存器中3移位寻址:寄存器和带符号的16位立即数相加的结果作为地址4寄存器间接寻址:移位量为0的移位寻址5绝对寻址:按照指令中指定的固定地址进行数据寻址。范围有限制的绝对寻址使用带有寄存器r0阻塞赋值一个语句完成才会执行下一个语句非阻塞赋值RHS的表达式计算和LHS的赋值更新分两个节拍执行IP的三个模块TaskLogic实现原件的基本功能RegisterFile任务逻辑内部信号同外部通信的通路AvalonsalveInterface提供访问寄存器文件的传输IOE可编程I/0是基本的输入输入使能的触发器结构，可配置成三态输入输出双向IO紧耦合储存器紧耦合存储器是Nios核的一个主端口，紧耦合储存器采用片内SRAM实现优点：1性能类似于高速缓存2软件可保证对性能关键的代码和数据常驻紧耦合存储器3代码执行的确定性可保证LE逻辑单元在FPGA器件内部，用于完成用户逻辑的最小单元前仿真针对RTL级代码仿真后仿真综合适配后的仿真，带延时信息综合后只有连接关系，适配后有了确定的布局布线信息功耗分为动态功耗（逻辑门开关活动时的功率消耗）和静态功耗（逻辑门没有开关活动时的功率消耗）降低功耗的方法：1.低核心电压2.减少资源占用3.在保证效果的前提下降低反转率4.操作数隔离1、Nios的基本组成1.由32个32位通用寄存器r0-r31组成的寄存器组；2.支持算数、关系、逻辑、移位和循环操作的算数逻辑单元；3.支持用户自定义定制指令的定制指令逻辑接口；4.一个简单的、非向量异常控制器；5.支持32个外部硬件中断的中断控制器；6.分开的指令总线和数据总线；7.指令和数据缓冲存储器；8.指令和数据紧耦合存储器接口；9.JTAG调试模块。2、Nios的特点1）NIOSⅡ处理器采用流水线技术、单指令流的32位通用RISC处理器2）提供全32位的指令集、数据总线和地址总线3）提供32个通用寄存器4）提供32个外部中断源5）提供结果为32位的单指令32*32乘除法6）提供专用指令计算结果为64位和128位的乘法7）可以定制单精度浮点计算指令8）单指令桶形移位寄存9）对各种片内外设的访问及与片外外设和存储器的接口10）硬件辅助的调试模块，在IDE环境下，可完成开始、停止、断点、单步执行、指令跟踪等基本调试和高级调试功能11）基于GNUC/C++工具集和EclipseIDE的软件开发环境12）ALTERA公司的SignalTapⅡ逻辑分析仪，实现对指令、数据、FPGA设计中的逻辑信号进行实时分析13）所有NISOⅡ处理器均兼容的指令系统14）高达218DMIPS的性能SoPCSystemOnProgrammableChip，可编程的片上系统。方案：基于FPGA嵌入IP硬核的SOPC系统；基于FPGA嵌入IP软核的SOPC系统；基于HardCopy技术的SOPC系统5、Nios的异常分类Nios的异常包括：硬件中断和软件异常。软件异常可分为软件陷阱异常、未定义指令异常和其他异常。中断处理流程：（1）把status寄存器内容复制到estatus寄存器中，保存当前处理器状态；（2）清除status寄存器的U位为0，强制处理器进入超级用户状态；（3）清除status寄存器的PIE位为0，禁止所有的硬件中断；（4）把异常返回地址写入ea寄存器(r29)；（5）跳转到异常处理地址。异常处理优先级：硬件中断软件陷阱未定义指令其它异常Nios的内核类型NiosII/f(快速)：性能最高，但占用的逻辑资源最多。NiosII/e(经济)：占用的逻辑资源最少，但性能最低。NiosII/s(标准)：平衡的性能和尺寸。NiosII/s内核比第一代的NiosCPU更快，占用的资源更少。从端口传输信号addressreaddata、writedatachipselect、read、writebyteenable、writebyteenablebegintransfer.irq、reset、clk、waitrequest复位信号reset中断信号irqirqnumber主端