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一、单项选择题1、VHDL的完整组成部分包括__________、__________、__________、__________和配置5个部分组成。A.库B程序包C实体D结构体2.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________，实体描述___________。A.器件外部特性B.器件的综合约束C.器件外部特性与内部功能D.器件的内部功能3.下列标识符中，__________是不合法的标识符。A.State0B.9moonC.Not_Ack_0D.signall4、进程中的变量赋值语句，其变量更新是_________。A.立即完成B.按顺序完成C.在进程的最后完成D.都不对5、________是电子系统硬件行为描述、结构描述、数据流描述的语言。A．汇编语言B．C语言C．HTML语言D．HDL语言6、在VHDL语言中，下列对时钟边沿检测描述中，错误的是_____。A.ifclk’eventandclk=‘1’thenB.ifrising_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then7、可编程逻辑器件按内部结构分类，可分为器件和器件，前者如器件，后者如。Alter公司的MAX7000系列器件是典型的器件。A．FPGAB．CPLDC．GALD．PALE查找表F乘积项8.综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。9.可编程逻辑器件按内部结构分类，可分为乘积项结构器件和结构器件。A．高密度B．熔丝C．大颗粒度D．查找表10．下列EDA软件中，哪一个不具有逻辑综合功能：________。A.Max+PlusIIB.ModelSimC.QuartusIID.Synplify11.PLD的基本结构通常采用点阵表示，根据约定，陈列中十字交叉处若是可编程连接则用逻辑符号_______来表示。A．‘×’B．‘△’C．‘●’D．‘○’12.时序仿真时应利用功能键为设计项目的输入信号添加适当的波形，其中＿＿＿键为总线顺序赋值键。A．B．C．D．13.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______A．IEEE库B．VITAL库C．STD库D．WORK工作库14．下列语句中，不属于并行语句的是：_______A．进程语句B．CASE语句C．元件例化语句D．WHEN…ELSE…语句15.对于信号和变量的说法，哪一个是不正确的：_________A．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样16．下列语言不属于硬件描述语言的是__________。A．VHDLB．VerilogC．ABELD．C17、基于EPROM、E2PROM和FlashROM的可编程器件，在系统断电后编程信息；基于SRAM的可编程器件，在系统断电后编程信息。大部分FPGA采用基于SRAM查找表的编程单元，对该类器件的下载一般称为；大部分CPLD采用基于乘积项的编程单元，对该类器件的下载一般称为。A会丢失B不会丢失C配置D编程18EDA工具支持的设计输入方式主要有和。A图形输入法B文本输入法C原理图输入法D波形输入法19.利用QuartusⅡ设计电路，若为原理图则保存的设计文件扩展名为；若为VHDL语言设计文件，则其扩展名为；若为时序仿真的波形测试文件，则其扩展名为。A.vhdB.cC.bdfD.vwfE.v二、EDA名词解释，写出下列缩写的中文含义：1.VHDL：2.HDL：3.CPLD：4.FPGA：5.SOPC：6.ASIC：7.EDA：8.PLD：三、找出下面VHDL程序中的二处错误，并加以改正。1.程序如下：LIBRARYIEEE;--1USEIEEE.STD_LOGIC_1164.ALL;--2ENTITYLED7SEGIS--3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);--4CLK:INSTD_LOGIC;--5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6ENDLED7SEG;--7ARCHITECTUREoneOFLED7SEGIS--8SIGNALTMP:STD_LOGIC;--9BEGIN--10SYNC:PROCESS(CLK,A)--11BEGIN--12IFCLK'EVENTANDCLK='1'THEN--13TMP=A;--14ENDIF;--15ENDPROCESS;--16OUTLED:PROCESS(TMP)--17BEGIN--18CASETMPIS--19WHEN0000=LED7S=0111111;--20WHEN0001=LED7S=0000110;--21WHEN0010=LED7S=1011011;--22WHEN0011=LED7S=1001111;--23WHEN0100=LED7S=1100110;--24WHEN0101=LED7S=1101101;--25WHEN0110=LED7S=1111101;--26WHEN0111=LED7S=0000111;--27WHEN1000=LED7S=1111111;--28WHEN1001=LED7S=1101111;--29ENDCASE;--30ENDPROCESS;--31ENDone;在上述程序中存在两处错误，请指出并改正（如果是缺少语句，还需指出要添加的语句应加在哪一行）：错误1行号：程序改为：错误2行号：程序改为：2.程序如下：1LIBRARYIEEE;2USEIEEE.STD_LOGIC_1164.ALL;34ENTITYCNT10IS5PORT(CLK:INSTD_LOGIC;6Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));7ENDCNT10;8ARCHITECTUREbhvOFCNT10IS9SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);10BEGIN11PROCESS(CLK)BEGIN12IFclk'eventandclk='1'then13IFQ1“1001”THEN14Q1=Q1+1;15ELSE16Q1=“0000”;17ENDIF;18ENDIF;19ENDPROCESS;20Q=Q1;21ENDbhv;在上述程序中存在两处错误，请指出并改正：错误1行号：程序改为：错误2行号：程序改为：五、阅读下列VHDL程序，画出相应ＲＴＬ图：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYthreeISPORT(clk,d:INSTD_LOGIC;dout:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFthreeISSIGNALtmp:STD_LOGIC;BEGINP1:PROCESS(clk)BEGINIFclk'eventandclk='1'THENTmp=d;dout=tmp;ENDIF;ENDPROCESSP1;ENDbhv;程序填空题1、已知4位二进制计数器COUNT4B的端口定义为PORT（clk：INSTD_LOGIC；clr，en：INSTD_LOGIC；q：BUFFERSTD_LOGIC_VECTOR(3DOWNTO0)）；译码器DECL7S的端口定义为PORT（a：INSTD_LOGIC_VECTOR(3DOWNTO0)；led7s：OUTSTD_LOGIC_VECTOR(6DOWNTO0))；要求按下图方式，利用元件例化语句完成顶层文件设计，从而实现十六进制计数译码显示电路的设计。（10分）LIBRARY＿○1＿＿＿；＿○2＿＿IEEE．STD＿LOGIC＿1164．ALL；ENTITY＿＿○3＿ISPORT（＿＿＿＿○4＿＿＿＿＿＿＿）；ENDtop；ARCHITECTUREbehavOFtopISCOMPONENTcount4bPORT（clk：INSTD_LOGIC；clr，en：INSTD_LOGIC；q：BUFFERSTD_LOGIC_VECTOR(3DOWNTO0)）；；ENDCOMPONENT；COMPONENTdecl7s＿＿＿＿＿＿＿○5＿＿＿＿＿＿＿＿＿＿＿；ENDCOMPONENT；＿＿＿＿＿＿＿○6＿＿＿＿＿＿＿＿＿＿＿；BEGIN＿＿＿＿＿＿＿＿○7＿＿＿＿＿＿＿＿＿＿＿；ENDbehav；四、VHDL程序设计题：1.数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面四种方式中的两种来描述该数据选择器MUX的结构体。MUXSEL(1:0)AIN(1:0)BIN(1:0)COUT(1:0)SELCOUT00011011OTHERSAorBAxorBAnorBAandB“XX”(a)用if语句。(b)用case语句。(c)用whenelse语句。(d)用withselect语句。程序设计：组合逻辑电路：数据选择器、加法器、译码器、三人表决器时序逻辑电路：D触发器、加法计数器（异步复位和同步时钟使能）、状态机：序列检测器、简易彩灯控制器语句：IF语句、case语句、元件例化语句