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存储系统的层次结构cache磁盘cache内存储器外存储器容量增大每位价格降低存取时间增大处理器访问频度降低寄存器cachecache主存磁盘光盘磁带CPU内主板内主板外离线为了解决存储容量、存取速度和价格之间的矛盾，计算机中通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。CPU能直接访问的存储器称为内存储器，包括高速缓冲存储器和主存储器。CPU不能直接访问外存储器，外存储器的信息必须调入内存储器才能被CPU处理。高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。外存储器简称外存，它是大容量辅助存储器。1高速缓冲存储器-主存层次：CPU的处理速度比主存的存取速度快。为弥补主存速度的不足，在主存和CPU之间增加一级高速缓冲存储器(Cache)。其特点是速度高而容量小。它所存放的是主存中部分内容的复制，是当前最有可能被CPU访问的信息。从整体看，Cache-主存层次的存取速度接近于Cache的速度，而容量接近于主存的容量。Cache存储器全部由硬件调度，对程序员是透明的。主存-辅存层次：主存的存储量仍不能满足程序运行的要求，因此利用大容量、低价格的外部存储器作为辅助存储器。当前要用到或经常用到的信息存储在主存，未用到或不常用到的信息存储在辅存，需要时调往主存。主存和辅存一起构成了现在广泛使用的“虚拟存储系统”。从整体看，主存-辅存层次具有接近于主存的速度和接近于辅存的容量。虚拟存储系统需要由操作系统来调度，因此对系统程序员是不透明的，但对应用程序员是透明的。2存储器的性能指标存储容量：存储器所包含的存储单元的总数称为存储容量。存储容量用字数或字节数表示。一个字节定义为8个二进制位，一个字包括2个或4个字节。存取时间：从启动一次存储器操作到完成该操作所经历的时间。例如：读出时间是指从CPU向主存发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间；写入时间是指从CPU向主存发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。存储周期：连续两次访问存储器操作之间所需要的最短时间。一般情况下，存储周期大于存取时间。这是因为对于任何一种存储器，在读写操作之后，总要有一段恢复内部状态的复原时间。存储器带宽：又称数据传输率，指单位时间内存储器可读写的数据量，用位/秒或字节/秒度量。由存取周期和字长决定。可靠性：用平均无故障时间MTBF来衡量。其它参数：功耗、价格等。3静态随机读写存储器SRAM目前广泛使用的半导体存储器是MOS型半导体存储器，可以分为静态MOS型存储器（StaticRAM）和动态MOS型存储器（DynamicRAM）。SRAM用一个触发器作为存储元，在不断电时可以无限期保存记忆的0或1。地址线：译码后产生字选择线（行线）。数据线：决定存储单元的字长。控制线：指定对存储器进行读操作还是写操作。数据线I/O0I/O1I/O2I/O3选择线0选择线1选择线2选择线63A0A1A2A3A4A54地址译码方式5SRAM存储器的结构SRAM存储器由存储体、地址译码电路、读写电路和控制电路组成。存储体：存储体是存储单元的集合。通常把各个字的同一位集成在一个芯片（32K×1）中，8个片子就可以构成32KB。地址译码器：采用双译码结构。32K个存储单元排列成256×128的矩阵。地址线A0～A7经译码后产生256条行选择线，A8～A14经译码后产生128条列选择线。A0A1A2A3A4A5A6A7I/O0I/O7A8A9A10A11A12A13A146逻辑符号地址信号采用双译码结构可以减少译码线的数目。每个行线和列线的交叉点控制一个存储单元，利用256＋128条译码线可以控制256×128个存储单元。若采用单译码结构，则需要32768条译码线。控制电路：CS是片选信号，WE是写允许信号，OE是输出允许信号。CS有效(低电平)时，若WE＝0，则门G1开启，门G2关闭，进行写操作；若OE＝0，WE＝1，则门G2开启，门G1关闭，进行读操作。写读7SRAM存储实例89I/O8I/O7I/O6I/O5I/O4I/O3I/O28K×1I/O1D0D7数据总线...A0A12地址总线CPUD0～D7A0～A12RAM芯片通过地址线、数据线和控制线与外部连接。地址线是单向输入的，数据线是双向的，既可输入也可输出。如容量为1024×4位的芯片，有地址线10根，数据线4根；单个芯片的存储容量往往不能满足要求，需要进行扩展。位扩展：如果存储器芯片的字数满足要求，而位数不够，需进行位扩展。方法是将芯片的地址线、控制线并联，数据线分联。存储器容量的扩展1016K×8(1)WECE2-4译码器16K×8(2)WECE16K×8(3)WECE16K×8(4)WECE0123WEA0～A13A14A15D0～D7CPU字扩展：如果存储器芯片的位数满足要求，而字数不够，需进行字扩展。方法是将芯片的低位地址线、数据线、读写控制线并联，利用高位地址线经译码后作为片选信号。下图利用4片16K×8芯片经字扩展组成64K×8存储器。4个芯片的数据线与数据总线D0～D7相连，地址线与地址总线低位地址A0～A13相连，写允许信号WE与CPU的WE相连。高位地址A14和A15经译码器和4个片选端相连。113、译码器的输出是高电平还是低电平？2、地址译码器要如何选择？选择3：8译码，2：4译码还是其他？若需要用16K的芯片组成80K的存储器呢？1、要将多少位的低位地址线进行并联？多少位的高位地址进行译码？4、写出各个芯片的起始地址5、当地址为4001H时，是如何选中需要的存储单元？A0～A13，A14，A15分别为多少？译码结果如何？思考12同一时刻4个芯片中只能有一个芯片被选中。A15A14=00选中第一片，A15A14=01选中第二片，……。4个芯片的地址分配如下：A15A14A13～A0第一片最低地址0000000000000000＝0000H最高地址0011111111111111＝3FFFH第二片最低地址0100000000000000＝4000H最高地址0111111111111111＝7FFFH第三片最低地址1000000000000000＝8000H最高地址1011111111111111＝BFFFH第四片最低地址1100000000000000＝C000H最高地址1111111111111111＝FFFFH13字位同时扩展：如果存储器芯片的位数和字数都不满足要求，就需要字位同时扩展。用m×n位芯片构成M×N位存储器需要（M/m)×（N/n）个芯片。下图用8片16K×4位芯片构成64K×8位存储器。16k×4(2)16k×4(4)16k×4(6)16k×4(8)16k×4(1)16k×4(3)16k×4(5)16k×4(7)2-4译码器A14A15WECPUCS0CS1CS2CS3D0～D3D4～D7A0～A1314字位同时扩展法是以上两种方法的综合，需要完成数据线、地址线、控制线的连接。先完成位扩展，按照位扩展的方式将数据线低位、高位分别接不同芯片，这些位扩展后的芯片形成一组。按照字扩展的方式对这些芯片组的地址线进行连接。注意译码器的选择。最后完成控制线（如读写信号）的连接。例1：256K×8的芯片组成2M×32的存储器15Y73-8译码Y2Y1Y0…A18-20A20-0A17-0OE#MREQ#R/W#CPUD31~D0D31~D0D31~D0D31~D0D31~D0WEACE256Kx84片DWEACE256Kx84片DWEACE256Kx84片DWEACE256Kx84片D256K×8的芯片组成2M×32的存储器16例2：为某8位微机系统设计一个具有40KBRAM和8KBROM的存储器。RAM用SRAM芯片6264（8K×8位）组成，地址从0000H开始；ROM用EPROM芯片2732（4K×8位）组成，与RAM地址空间相连。若芯片的存储容量不一致，如何连接相应的连接线？1、译码器如何选择？2、8K需要多少根地址线？4K需要多少根地址线？3、4K芯片的地址范围是多少？4K芯片的片选如何连接？A15-A13A12A0A15-A13A12A040K～44K1010000000000000～101011111111111144K～48K1011000000000000～1011111111111111Y5A12CE000011101111Y5A12CE001010101111176264(1)3-8译码器A14A15WECPUCS4CS3CS2CS1D0～D7A0～A116264(2)6264(5)6264(3)6264(4)Y0Y1Y2Y3Y4Y5Y6Y7A13CS5A122732(2)2732(1)CE2CE1例3：CPU地址总线为A15～A0，数据总线为D7～D0，MREQ为允许访存，R/W为读写命令。地址空间分配如下：0～8K为系统程序区，由8K×8的ROM组成；8K～32K为用户程序区；由8K×8的RAM芯片组成，最后2K为系统程序区，由一片2K×8的RAM芯片。请设计存储器系统。1819地址空间分配如下：0～8K为系统程序区，由ROM组成；8K～32K为用户程序区；最后2K为系统程序区。地址空间分配如下：A15A14A13A12A11A10……A0000000……0000111……1001000……0001111……1010000……0010111……1011000……0011111……1…………111110……0111111……1一片8KBEPROM第一片8KBSRAM第二片8KBSRAM第三片8KBSRAM一片2KBSRAM空（30KB）最后8K地址空间分配如下：Y7A15A14A13A12A11A10……A0CE0111000……00111001……10111010……00111011……10111100……00111101……10111110……00111111……120第一个2KB空间第二个2KB空间第三个2KB空间第四个2KB空间111021最后2K的片选逻辑电路如何设计？1、与最后2K地址片选有关的信号有哪些？2、Y7A12A11CE1××10001001101010110相关的信号都转化为全0或者全1EPROM8KBR/WCPUCS…A0A10SRAM8KBSRAM8KBSRAM8KBSRAM2KBD0～D7D0～D7D0～D7D0～D7D0～D7D0～D7A0A12…A0A12…A0A12…A0A12…A0A10…A11A12A13A14A15……………74LS138ABCMREQS1S2S31CSCSCSCSY0Y1Y2Y3Y4Y5Y6Y722233、译码器的输出是高电平还是低电平？2、地址译码器要如何选择？1、要将多少位的低位地址线进行并联？多少位的高位地址进行译码？4、写出各个芯片的起始地址思考24字位同时扩展：如果存储器芯片的位数和字数都不满足要求，就需要字位同时扩展。用m×n位芯片构成M×N位存储器需要（M/m)×（N/n）个芯片。字位同时扩展法是以上两种方法的综合，需要完成数据线、地址线、控制线的连接。先完成位扩展，按照位扩展的方式将数据线低位、高位分别接不同芯片，这些位扩展后的芯片形成一组。按照字扩展的方式对这些芯片组的地址线进行连接。注意译码器的选择。最后完成控制线（如读写信号）的连接。25例4：某8位机器中，地址总线12根，数据总线8根（D7～D0）控制总线中与主存有关的有（访存允许，低电平有效，读写控制信号，高电平为读命令，低电平为写命令)。选片译码电路使用2:4译码器，主存的地址空间分布如下：1)用1K×8位的ROM芯片构成一个地址空间为2KB的系统程序区；起始地址为000H。2)用2K×4位的RAM芯片构成2KB的用户程序区,与ROM地址空间相连要求：1)计算所需的芯片数目；2）画出地址空间分布图；3）画出主存和CPU的连接逻辑图。261)系统程序区