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4bits超前进位加法器全定制设计1第1章概述1.1课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2课程设计的主要内容1.2.1设计题目4bits超前进位加法器全定制设计1.2.2设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结数字集成电路课程设计2第2章功能分析及逻辑分析2.1功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚如图2-1所示：图2-174283管脚图2.2推荐工作条件（根据SMIC0.18工艺进行修改）表2-1SMIC0.18工艺的工作条件2.3直流特性（根据SMIC0.18工艺进行修改）表2-2SMIC0.18直流特性4bits超前进位加法器全定制设计32.4交流（开关）特性（根据SMIC0.18工艺进行修改）表2-3SMIC0.18工艺交流（开关）特性数字集成电路课程设计42.5真值表表2-44位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下4bits超前进位加法器全定制设计52.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0Ci,0=(G1+P1G0)+(P1P0)Ci,0=G1:0+P1:0Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,12-1Co,3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1在公式2-1中，进位传播过程被分解成两位的子组合。Gi:j和Pi:j分别表示一组位（从第i位至第j位）的进位产生和进位传播函数。因而我们称之为块进位产生和块进位传播信号。如果该组产生一个进位，则Gi:j等于1，而与输入进位无关。如果一个输入进位传播通过整个一组，则Pi:j即为1。这一条件等同于前面讨论过的进位批旁路。例如，当进位产生于第3位或当进位产生于第2位并传播通过第3位时，则G3:2等于1（即G3:2=G3+P3G2）。当输入进位传播通过这两位时，P3:2为1（即P3:2=P3P2）。图2-24位超前进位加法器镜像实现的电路图数字集成电路课程设计6第3章功耗估算与延时3.1电容估算第一级负载电容：=(412x55+559x5)x35+237x(2x55+2x3.5)+208x(2x5+2x3.5)=0.12pf=(5+2.5+3)x1x2.16x10-3=0.023pf所以CL1=CPN+Cg=0.143pf同理可以计算：输入缓冲级CPN=0.02pf(最小尺寸反相器的CPN)Cg=0.049pf输入端两输入与非门,或非门输出端CPN=0.032pfCg(最小尺寸反相器的Cg)=0.016pf中间反相器(设计的所有缓冲级尺寸相当计算时取Wn=7uWp=14u)CPN=0.02pfCg=0.045pf中间缓冲级CPN=0.049pfCg=0.027pf中间与门输入端CPN=0.02pfCgn=0.0054pfCgp(单管)=0.011pf与门输出端，或非门输入端CPN(最坏情况)=0.069pfCgn=0.0054pfCgp(单管)=0.011pf或非门输出端CPN(最坏情况)=0.057pfCg=0.049pf异或门输出端CPN(Z0-Z3)=0.0038pfCPN(Co)=0.0069pfCg=0.071pf输出缓冲级CPN=0.078pfCg=0.29pf输出级4bits超前进位加法器全定制设计7CPN=0.122pfCL=15pf3.2功耗估算在电路工作的时候AiBi八个输入端到中间缓冲级前面的电容相同，所以计算时候只要求一个输入的电容然后乘以八倍，Ci输入端的电容另外计算；中间的缓冲级及接下来的一级由于逻辑门的种类比较多，计算电容时，N管的Cg一样，P管先算最小尺寸的Cg，然后再乘以扇入数；输出缓冲的前一级的根据输出和或者进位分别计算。根据以上分析可以得出功耗总电容CL总=88.852pf动态功耗计算公式：对于Vdd=5V，f=15MHz的信号，总功耗为：=33.3mW功耗小于200mW，满足设计要求3.3延时估算总的延时时间为格机电路的延时之和。故本次延时估算的核心思想是先找出延时最长的路径，再分别算出每一级的延时时间，最后求和。首先，从电路图我们可以看出延时最长的路径为：AiBi输入经输入级，输入缓冲级，与非门，反相器，中间缓冲级，反相器，四输入与门，四输入或非门，反相器，异或门，输出缓冲级，输出级最后到达Z3由电路的知识可以知道，电路的延时时间为：第一级延时估算：CL=0.143pf(W/L)n=55(W/L)p=6所以Tpl1=160ps同理可计算其他各级延时：输入缓冲级：Tpl2=183ps与非门：Tpl3=97ps反相器：Tpl4=173ps中间缓冲级：Tpl5=153ps反相器：Tpl6=184ps四输入与门：Tpl7=202ps数字集成电路课程设计8四输入或非门：Tpl8=180ps反相器：Tpl9=138ps异或门：Tpl10=145ps输出缓冲级：Tpl11=222ps输出级：Tpl12=2264ps总延时：Tpl总=4101ps满足设计要求3.4本章小结通过本次实验，我了解了集成电路设计时候的工程估算，包括功率的估算，延时的估算。这些估算都跟电容有关，所以前提是要计算电路各级的电容。由于之前设计时候没有考虑到电路的内部的逻辑门，导致电路中逻辑门的种类较多，所以电容计算比较繁琐。最终估算结果均满足设计要求。第4章电路模拟与仿真4.1实验目的:1.介绍cadence的使用方法2.使用schematic工具建立电路图3.建立test电路4.模拟仿真验证5.输出波形、工作频率和功耗结果4.2原理图设计4.2.1建立新库(1)点选在CIW视窗的上面工具列Tool→LibraryManager，会出现视窗LM(LibraryManager)；(2)点选LM视窗上面的工具列File→New→Library；(3)会产生NewLibrary画面；(4)在框内填入库名；4bits超前进位加法器全定制设计9(5)点OK确定；(6)出现技术文件关联视窗（如图4-1所示）:图4-1建立新的Library4.2.2建立schematicview建立schematicview（包括反相器和其他各类逻辑门电路）如图4-2,4-3,4-4所示:图4-2反相器原理图反相器原理图中，in为输入端，out输出端。数字集成电路课程设计10图4-3与非门原理图在与非门原理图中，A、B为输入端，Y为输出端。图4-4异或门原理图4bits超前进位加法器全定制设计11在异或门原理图中，A、B为输入端，Y为输出端。4.2.3建立symbol(1)点选在CIW视窗的上面工具列Design→FromCellview；（2）出现CellviewFromcellview窗口（如图4-5）；（3）点OK确定；（4）出现SymbolGenerationOptions窗口（如图4-6）；（5）点OK确定。图4-5CellviewFromcellview图4-6SymbolGenerationOptions数字集成电路课程设计12图4-7反相器的symbol其中，in为输入端，out为输出端。图4-8与非门的symbol其中，A、B为输入端，Y为输出端。图4-9异或门的symbol其中，A、B为输入端，Y为输出端。其它逻辑门电路同样过程建立schematicview和symbolview。4bits超前进位加法器全定制设计134.2.4建立总体电路schematicview如4.2.2的方法画出4位超前加法器主电路的schematicview图。如图4-10。图4-104位超前进位加法器的主电路图4.2.5建立总体symbol如4.2.3的方法画出4位超前进位加法器主电路的symbol图。如图4-11所示。图4-114位超前进位加法器主电路的symbol图数字集成电路课程设计14其中，A1、A2、A3、A4、B1、B2、B3、B4、Ci0、为输入端，Co3、S0、S1、S2、S3为输出端。4.2.6测试电路图4-12主电路图的测试电路图其中，V9为直流源，V0-V8为交流源。C0-C5=15pF。4.3功能仿真图4-13功能仿真结果图中从上到下依次是S0,S1,S2,S3,Co3,Ci0,A1,A2,A3,A4,B1,B2,B3,B4。4bits超前进位加法器全定制设计154.5仿真结果分析通过仿真结果可以看出电路逻辑功能正确，能实现加法及进位。从A4到S3的延时为0.6427ns。功耗为50mW。仿真的频率为10MHz。4.6本章小结通过本次实验，我了解了cadence的使用，学会了画原理图及仿真，并对仿真结果进行分析。第5章版图设计5.1原理•版图设计时采用层次化，全手工的形式设计版图。整个版图设计的思想是先小后大，即先画出各级的版图，并进行DRC检查，检查无误后进行保存，最后调用这些单元进行最后的版图设计。另外，本次设计的COMS尺寸有些比较大，故画版图时多以梳状形式来设计，这样可以减小版图的面积，而又能保持其原来的性能。•工具Virtuso的使用。5.2反相器版图5.2.1layoutview的建立步骤：Tool-DesignSynthesis-LayoutXL.数字集成电路课程设计16图5-1layoutview的建立图5-2layout界面5.2.2添加器件图6-3creatinstance4bits超前进位加法器全定制设计17•Length：沟道长度•Fingerwidth：单指宽度•Finger：杈指数•GateConnection：栅连接•S/DConnection：源/漏连接•Bodytietype：体连接类型5.2.3互连，实现反相器功能图5-4反相器Layout版图互连的时候要注意不同的图层，以及各个图层的规则。所以画图前必须阅读数据手册。同理可画出其他门电路的版图5.3异或门数字集成电路课程设计18图5-5异或门Layout版图5.4与非门图5-6与非门Layout版图5.5整体版图图5-74位超前进位加法器总体Layout版图4bits超前进位加法器全定制设计195.6本章小结通过本次实验，我了解了工具Virtuso的使用，学会了画版图及仿真及在绘制版图过程中规则的定义。数字集成电路课程设计20总体心得这次课程设计设计题目是—4位超前进位加法器。相比于其他加法器，超前进位加法器最大优点在于减少了进位等待延迟，大大提高了运算的速度，因此在其他的运算器中得到了广泛应用。课程设计是为了对课本知识的巩固和加强，由于课本上学到了很多都是理论知识的，不能很好的理解和运用，所以在这次课程设计过程中，对整个数字芯片全定制设计流程有了一个总体的认识。同时也熟练掌握了cadance软件操作。通过这次课程设计，加强了我们动手、思考和解决问题的能力。同时，培养了团队合作精神，在这次的课设中遇到了比如在加信号时，关于时间的问题，还有版图设计涉及到VDD和GND的设计，在老师的指导下，和同学间的相互讨论，最后都得到了解决。4bits超前进位加法器全定制设计21参考文献[1]JanM.