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一、设计目的1、了解并掌握电子电路的一般设计方法，具备初步的独立设计能力。2、通过查阅手册和文献资料，进一步熟悉常用电子器件的类型和特性，并掌握合理选用的原则；进一步掌握电子仪器的正确使用方法。3、学会使用EDA软件Multisim对电子电路进行仿真设计，并利用该软件对所设计的电子电路进行仿真测试。4、通过对自己所设计的电子电路进行实际组装、测试，初步掌握普通电子电路的安装、布线、调试等基本技能，5、提高综合运用所学的理论知识独立分析和解决问题的能力，学会撰写课程设计总结报告；培养严肃认真的工作作风和严谨的科学态度。二、设计内容、要求及设计方案1、任务利用multisim仿真软件和电子元器件设计并制作一个数字钟。2、基本要求1）准确计时，以数字形式显示时、分和秒的时间。2）如真实时钟，小时的计时要求为“12翻1”，分和秒的时间要求为60进制。3）自由校正时间。3、扩展功能1）定时闹钟功能。2）仿广播电台正点报时。4、总体方案数字钟电路的组成方框图如下图1所示，其主体电路的工作原理如下：由555定时器产生1kHz的脉冲信号，经由74LS90构成的三级分频器后，输出1Hz的单位脉冲，为由74LS90和74LS92构成的60进制秒计数器提供时钟，秒计数器十位再向74LS90和74LS92构成的60进制分钟计数器提供时钟脉冲，其高位再向由74LS191和74LS74构成的12进制小时计数器提供时钟脉冲。秒、分和时计数器的输出分别接到各自的译码器的输入端，驱动数码管显示。图1多功能数字钟系统框图5、可选元器件与非门：74LS004片；计数器：74LS905片、74LS922片、74LS1912片；译码器：74LS476片；数码管4只；555定时器：NE5552片；发光二极管4只；触发器：74LS742片；逻辑门：74LS03(OC)2片、74LS042片、74LS202片。三、自己所负责的单元电路设计在最初的小组分工中，本人主要负责整个电子电路第一步的振荡器与分频器的设计工作。（一）单元实现的功能振荡器的功能为提供一个频率为1000Hz的稳定脉冲分频器的功能为将振荡器输出的1000Hz的脉冲转变为1Hz的单位脉冲，以便下一步的秒计时器进行计时工作。（二）电路形式、元器件的选择数字钟是常用的电子电路，在查阅了相关的书籍资料后，本人了解到，实际的精确电路中，振荡器主要由石英晶体与电容元件构成，这是利用了石英晶体的天然振荡的稳定性，可以让时钟运行的更为精确。考虑到实验室提供的电子元件条件限制，在设计实验时，本人选用555定时器与电阻构成多谐振荡器，提供与石英振荡器相似的1kHz脉冲，电路如下图所示。接通电路后，电容1C被充电，当cv上升到23ccV时，使输出为低电平，同时NE555芯片中的放电三极管导通，此时电容1C通过2R和三极管放电，cv下降。当cv下降到13ccV时，输出信号翻转为高电平。电容所需的放电时间为2121ln20.7pLtRCRC当放电结束时，三极管截止，ccV将通过1R、2R、3R向电容器1C充电，cv由13ccV上升到23ccV所需的时间为：12311231ln20.7pHtRRRCRRRC当cv上升到23ccV时，电路又翻转为低电平，如此周而复始，从而在电路的输出端就可得到一个周期性的矩形板，其振荡频率为123111.432pLpHfttRRRC。如电路中所示，1R为一可调电阻，故在实际电路或仿真中，可通过调节该电阻以达到输出1kHz频率脉冲的目的。分频器一般都是由计数芯片组合而成，在本电子电路中，由于需要将1000Hz频率的脉冲转变为1Hz，进行1000倍的分频，故本人选择用三块74LS90芯片组合进行三次10倍次的分频，从而达到目的。具体电路如下所示：74LS90电路为一“二进制-十进制计数器”，如上图中，由INA中输入的信号在QA中输出结果，进行二进制计数；由INB中输入的信号，在QB、QC、QD中进行五进制计数。本电路将QA输出的信号接入INB中，随着脉冲信号在INA输入端输入，输出的QD、QC、QB、QA分别显示为0000⟶0001⟶0010⟶0011⟶0100⟶0101⟶0110⟶0111⟶1000⟶1001⟶0000，如此循环往复。如只看其QD一输出端的输出情况则为：0⟶1⟶0如此往复。可见，在输入端INA输入10个脉冲后，QD输出端上只输出了一个脉冲，实现了10倍的分频。本电路中三块74LS90芯片组合将上一块芯片输出的QD信号接入下一芯片的INA输入端，经过三次10倍分频之后，由振荡器输出的1kHz的脉冲信号即可转变为1Hz的单位脉冲。（三）Multisim的仿真测试对上述的单元电路进行仿真测试，将示波器接在振荡器输出端，经调节1R可得如下波形：由波形可以看出，通过调节1、2两个标杆移动可以测出此时的脉冲周期约为1.004ms，由于在仿真软件中滑动变阻器的调节只能以最小为1%大小进行，故很难调节到整好1ms，在实际的电路中则可以无限接近这一标准。脉冲的占空比则由1R、2R、3R三个电阻的大小比例决定。单独测试分频器的功能，输入1kHz的脉冲观察其第一、第二级分频后的波形进行比较，可见第一级分频后每10个周期第二级分频输出一个脉冲，同时第二级脉冲的周期已达到100ms，即在第二级分频后，脉冲的频率已经降低了100倍，由于multisim仿真软件的计算周期很短，所以想看到数秒之后的最终输出的1Hz频率的脉冲很难，但我们从前两级分频输出的信号来看，实现该功能是完全可以的。如将振荡器和分频器和在一起进行仿真则进一步加大了软件的运算量，传递函数进一步减小，想看到最终输出的脉冲将更为困难。如要加快传递函数，则需调大交互式仿真设置中的最大时间步长，但这样一来，由于仿真计算时间间隔的增大，仿真实验的失真现象会愈发严重，难以达到仿真的目的。（四）单元电路的测试结果、工作过程的分析在拿到面包板等元器件之后，进行实际实验，组装的实体振荡器与分屏器电路如上所示：由于实验室中没有找到设计中大小的电阻，所以2R用一个可变电阻来代替，这一改变并不会影响到最终输出的脉冲。在实际的测试中，利用示波器测量输出的信号，由示波器输出波形可看出，输出确是一频率为1Hz的方波脉冲，观察每一级分频后的脉冲可发现，由振荡器以及第一级分频后的信号都比较强，从示波器很好观察，然而从第二级分频后输出的信号较弱，最终输出的信号必须由手动调节示波器才可看到，如利用其自动功能则只看到一乱波。后经过分析并查阅资料可知，在分频电路中信号脉冲逐渐减弱，是分频电路的一个特点，在实际精确测试中还可发现，不仅脉冲信号会变弱，同时输入的脉冲信号还会受到一定的影响而失真。其实NE555芯片接成多谐振荡器时受后续电路的影响较大，所以在实际的数字钟应用电路中均采用十分稳定的石英晶体振荡器。同时，通过调节555多谐振荡器的电容以及电阻大小，可以使其直接输出一频率为1Hz的方波脉冲，本电子电路设计中仍然使用分频电路是为了尽量的模仿真实电路的情况，因为石英振荡器输出的脉冲均为kHz级别的，此信号必须分过分频才可使用。四、遇到的问题和解决方法在实际的电路板的组装及随后的电路测试中遇到很多实际的问题，而理论上的管脚接线错误很少出现。为了尽量避免这些错误，在接线时应尽量将线头剪长，将面包板插到底以防止出现接触不良的状况。另外在布线时应尽量合理安排所有芯片在面包板上的排列，布线尽量做到整齐、不交叉，以方便自己对电路的检查，同时也是为了看起来美观。在实际的整体电路的测试中，可以不让分频器的输出脉冲正好为1Hz，只需证明其输出脉冲可以稳定在1s的周期即可。为方便测试可通过振荡器上的可变电阻将脉冲调快，以方便整个电路的进位等功能的测试。如若实验室中没有74LS90芯片，本分频电路也可利用其他计数芯片实现，如利用熟悉的74LS161芯片，只需将其QB与QD输出信号接入一双输入与非门电路（74LS00），再将与非门电路输出的信号接入161的清零端，这样在161芯片输出为10即1010时，与非门输出为0,161立即清零重新由0000开始计数，从而使161芯片实现了十进制计数，其输出信号也同样由QD引出即可，原理与上述的74LS90芯片相同。在初步分工完成最初的数字钟电子电路并拼接各部分电路之后，由指导老师于艾清验收，并对我们提出了改进意见，为此我们小组又一同对一些功能进行了改进。1、清零电路的设计由于计数电路在开始计数时往往不是从0开始，故需要一清零电路使数字钟从0时间开始运行。为了以最少的开关实现清零，最终改进后的清零电路如下所示（图中深色连线部分）图中J15开关闭合时74LS161的清零端为低电平，输出端清零。由于由与非门输出的反馈清零信号长期状态为1，当满足清零条件其为0时输出端立即清零，此时便已经不再满足清零条件，与非门输出又变回为1，故与非门电路输出的信号为0的时间极短，所以我们可以近似的认为，它输出的信号始终为1。当我们清零时，开关闭合线路接地，如没有图中的11R电阻，那么161清零端的电位状况将很难判断，所以在这里加以电阻11R，使得高电平加在电阻上，而清零端则为低电平，实现了清零功能。同理，12R也是为了这样的目的而设计的。在正常的运行工作中，为了防止74LS161芯片清零信号的相互干扰，我们在电路上增加了电阻13R，同样是利用其的分压功能，防止其他信号的干扰。2、校时电路的设计改进校时电路为本数字钟电路的重要组成部分，在最初的电路中，我们设计的是依靠手动脉冲依次拨数校时的模式，这也是目前大多是电子手表所采用的校时方法，同时也较为简单。在电路改进的过程中，我们将其改进为一次脉冲直接显示预置数“一步到位”的方便操作的电路连接，这一改进可以说具有一定的现实意义。改进后的电路如右图所示。该电路利用四合一开关J10预置预置数，正常工作状态下，脉冲信号（上一级74LS161芯片的清零信号提供）由线72引入双输入与非门U10A的一个管脚，开关J5断开，该与非门的另一输入信号为1（同时保证了~LOAD端输入为1），所以此时最终输入161芯片的脉冲便与线72上的信号始终保持反向。当需要进行置数时，首先用J10设置好希望预置的数字，闭合电键J5，由于7R的分压作用，输入与非门U10A一管脚的信号变为0，此时无论线72上的输入信号为何，该与非门的输出始终为1，此举屏蔽了正常的脉冲信号，同时也让161芯片的~LOAD端输入变为0，芯片处于准备被预置的状态。预置所需的脉冲由J9提供，该电键在按动时迅速与另一侧接触，随后弹回，由于另一次接地，所以在按动开关时，161的输入脉冲信号由1变为0又迅速变回1，这样便为预置预置数提供了最后一个脉冲的条件，预置成功。在前面已经分析过，161芯片的清零信号绝大部分状态为1，而后一级161计数芯片的脉冲信号由前一级清零信号提供，则在正常状态下，由于与非门U10A的作用，161芯片CLK端输入信号在绝大多数情况下为0，而在准备预置时，J5闭合，CLK端输入信号为1。预置完成后，断开J5，由于与非门U10A有一定的延时作用，芯片~LOAD端输入先由0变为1，而这个时候CLK端的输入信号仍然为预置时的常态1，随即很短的时间后该输入信号变为0，这就相当于给正常工作中的161芯片输入了一个下降沿（161芯片为下降沿触发），芯片的输入信号随即会往后跳一位。这会导致整个预置系统的失败，为了解决这一问题，我们用到了U18C这个与非门电路，事先将上一级传来的脉冲信号翻转一次，使线72上的信号的常态为0，于是在正常工作时，CLK端的输入信号的常态也为1，与准备预置时一致，这样就避免了在断开开关J5时芯片输出信号后跳的现象。需要说明的是，在最后的实体电路的连接调试中，由于这种反馈预置法实现校时功能的电路十分繁杂，使得电路板故障连连，最终我们小组仍是使用了起初的外加脉冲逐个跳数的方法来实现该功能。这一点是整个实验中的一个小小的遗憾。3、拓展电路的设计拓展电路主要分为两大方面，一是整点报时电路，二是闹钟定时电路。对于整点报时电路的设计，我们在理论设计