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1简易数字钟设计论文作者：汪志兴洪胜姜林林龚浩摘要近年来，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、定时广播、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，具有非常现实的意义。本次设计的数字钟是一种用数字电路技术实现时、分计时的装置，并且在电路中加入了校时电路，能够分别对时、分进行校正，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。关键词：秒脉冲；计数器；译码显示；校时一、引言时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间，现在，数字钟的产生给人们生活带来极大的方便，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，得到广泛的应用，小到人们日常生活中电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。近年来，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。目前，数字钟功能越来越强，并有多种大规模集成电路可供选择，从本次设2计要求的角度考虑，后面章节主要介绍以中小规模集成电路设计数字钟的方法。一般数字钟的主要功能是：1、用数字显示时、分,24小时循环一次。2、可以在任一时刻校准时间，要求可靠方便。随着社会的不断进步和科技的不断发展，数字钟已经逐步取代机械钟，将会成为人们工作、学习、生活中必不可少的工具。二、数字钟电路的设计方案数字钟实质上是一个对标准频率（1Hz）进行计数的计数电路，由于计数的起始时间不可能与标准时间（北京时间）一致，所以需要在电路上加一个校时电路。同时标准的1Hz信号必须准确，一般采用石英晶体振荡器电路构成数字钟。图2-1是一般数字钟的电路组成方框图。图2-1数字钟的整机框图由图2-1可见，数字钟由以下几部分组成：石英晶体振荡器电路和分频器电路组成的秒脉冲发生器；校时电路；六十进制秒、分计数器及二十四进制时计数器电路；以及分、时的译码显示电路等。3三、数字钟电路的设计3.1秒脉冲产生电路的设计3．1．1电路设计数字钟的秒脉冲产生电路通常由石英晶体振荡器加分频器构成。常见的石英晶体振荡器由CMOS反相器构成，选用振荡频率为32768Hz的石英晶体。因为32768=，只要经过分频就可以得到稳定度很高的秒信号。分频器选用14位二进制串行计数器CD4060，再加一级触发器二分频，就能够对石英晶体振荡器输出的32768Hz信号进行分频。图3-1所示是一种秒脉冲发生器的具体电路。图3-1秒脉冲产生电路3.1.2使用器件介绍1.14位二进制串行计数器CD4060CD4060的引脚如图3-2所示。4图3-2CD4060引脚排列图CP1：时钟（计数）脉冲输入端，下降沿有效。CP0、0CP：脉冲输出。CP0与CP1相位相同，0CP与CP1相位相反。RST：异步清零端高电平有效，即该端为高电平时计数器清零，该端通常处于低电平。Q4Q10、Q12、Q13、Q14：计数器分频器输出。表3-1芯片CD4060功能表输入输出CP1RSTX1清除↓0计数↑0保持注：X—上升沿或下降沿↓—下降沿↑—上升沿1—高电平0—低电平2．触发器74LS74在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作分频、移位寄存等。这里只介绍74LS74型号的集成块。图3-3为双D74LS74的引脚排列及逻辑符号。功能如表3-2。5图3-374LS74引脚排列及逻辑符号引脚功能如下：SD：异步预置端。低电平有效，即该端为低电平时，触发器Q端预置高电平。RD：异步清零端，低电平有效，即该端为低电平时，触发器Q端清零。CP：脉冲接收端。上升沿脉冲有效。Q：芯片脉冲的输出端。D：脉冲状态输入端。表3-274LS74功能表输入输出CPD01××1010××0100××φφ11↑11011↑00111↓×注：X—任意态↓—高到低电平跳变↑—低到高电平跳变（）—现态()—次态φ—不定态6从D触发器的特性方程不难看出，只要令D=，D触发器就可以构成T′触发器，即构成D触发器的计数形式。图3-4（a）为D触发器的计数形式，图3-4（b）所示为其工作波形。图3-4接成计数器形式的D触发器从图3-4（b）可以看出，每来一个CP脉冲，D触发器就翻转一次，显然能实现计数功能即二分频。3.2.1计数器、译码器电路的设计3.2.1六十进制计数器在数字钟电路中，秒、分计数器均为六十进制计数器。3.2.2分信号的产生在本次设计中因为秒不需要显示，所以秒计数器采用减法计数，用CD10103八位二进制减法计数器，其最大循环数为28=256，即可完成256进制的减法计数。如下图3-5所示。图3-5分信号的产生电路73.2.3使用器件介绍1.八位二进制减法计数器CD40103CD40103的引脚如图3-6所示。图3-6CD40103引脚排列图CLK:时钟脉冲输入端CLR:清零湍Co:借位输出端APE使能端SPE:置数控制输入端CE：选通端J0---J7八位并行数据输入端3.2.4分计数器分计数器所用集成电路采用CD10110，它具有计数与译码唯一体的高性能IC，计数电路如下图3-7所示。VddSPECOJ7J6J5J4PAECLKCLRCEJ0J1J2J3GND8图3-7六十进制计数器从图3-7看出，当十位数字显示为六时，a、c、d、e、f、g为高电平时，与0、1、2、3、4、5相比有不同的特征码e、f、g，把e、f、g引入反馈与门4081的输入端，其输出端为高电平1，将其引入十位的CP端使计数器清零复位到0，从而完成六十进制计数的功能。3.2.5使用器件介绍1.40110------十进制加减计数器/锁存/七段a、简要说明：40110为十进制可逆计数器/锁存器/译码器/驱动器，具有加减计数，计数器状态锁存，七段显示译码输出等功能。40110有2个计数时钟输入端CPU和CPD分别用作加计数时钟输入和减计数时钟输入。由于电路内部有一个时钟信号预处理逻辑，因此当一个时钟输入端计数工作时，另一个时钟输入端可以是任意状态。40110的进位输出CO和借位输出BO一般为高电平，当计数器从0～9时，BO输出负脉冲；从9～0时CO输出负脉冲。在多片级联时，只需要将CO和BO9分别接至下级40110的CPU和CPD端，就可组成多位计数器。引出端符号：BO借位输出端CO进位输出端CPD减计数器时钟输入端CPU加计数器时钟输入端CR清除端CT计数允许端LE锁存器预置端VDD正电源GND地Ya-g锁存译码输出端B、引脚排列3-3功能表介绍CD40110输入计数器功能显示CPuCPdLECTCR↑X000加1随计数器显示X↑000减1随计数器显示↓↓XX0保持保持XXXX1清除随计数器显示XXX10禁止不变↑X100加1不变X↑100减1不变2．与门集成块4081如图3-8所示4081集成块的外引脚图。10图3-84081外引脚图由图3-8可以看出，4081内部有4个与门，8个输入端，4个输出端。每个与门都是独立的。公式是：Y=AB。与门的逻辑功能：有0则0，全1则1。3.2.2二十四进制计数器在数字钟电路中，时计数器为二十四进制计数器。如下图3-9所示。图3-9二十四进制计数器11从图3-9看出，当十位为2时，a、d、e、g为高电平，与0、1相比其特征码为g。个位为4时，b、c、f、g为高电平，与0、1、2、3相比其特征码为f、g，将个位的f、个与十位的g的特征码输入与门电路后其输出为1，将输出端输入个、十位计数器的CP端使其清零均复位到0，从而完成二十四进制计数的功能。3.3显示电路的设计3.3.1电路设计译码电路接入显示电路，主要由LED数码管和七段译码器两大部分组成，在40110计数译码电路中，计时电路的输出信号作为译码显示电路的输入信号，分别从七段译码器的A、B、C、D端输入，从a、b、c、d、e、f、g输出，通过LED数码管显示。3.3.2使用器件介绍1．LED数码管LED数码管又称为半导体数码管，它是由多个LED按分段式封装制成的。图3-10（a）是一个七段显示LED数码管外形图。LED数码管有两种形式，即共阴型和共阳型。共阴型LED数码管，是将内部所有LED的阴极连在一起引出来，作为公共阴极；共阳型LED数码管是将内部所有LED的阳极连在一起引出来，作为公共阳极。具体电路如图3-10（b）和(c)所示。图3-10七段显示LED数码管因为LED工作电压较低，工作电流也不大，所以可以直接用七段显示译码器驱动LED数码管。但是，要正确选择驱动方式。对共阴型LED数码管，应采用高电平驱动方式；对共阳型LED数码管，应采用低电平驱动方式。2．七段译码器LED数码管通常采用图3-11所示的七段字形显示方式来表示0～9十个数字。12七段显示译码器应当把输入的BCD码，翻译成驱动七段LED数码管各对应段所需的电平。图3-11七段数码管字形显示方式表3-4七段数码管显示器引脚表引脚12345678910对应地地3.4校时电路的设计3.4.1电路设计在刚接通电源或者时钟走时出现误差时，则需要进行时间的标准。置开关在手动位置，分别对时、分进行单独计数，计数脉冲由单次脉冲输入。一般的单次脉冲电路存在开关抖动问题，使电路无法正常工作，因此实际使用时，须对开关的状态进行消除抖动处理。通常采用基本RS触发器构成开头消抖电路。参见图3-12（a）。图3-12利用基本RS触发器防抖动开关电路及工作波形13原理见图3-12（a）和（b）。当按下按钮开关时，a端变成高电平，b端应接地。虽然因机械弹性，b端不能立即良好接地，需要抖动若干次才能稳定在低电平，但只要b端出现了一次低电平，就已经将基本RS触发器置为0状态了，多几次抖动也不会影响其状态。松开按钮开关时的情况类似。3.4.2基本RS触发器的介绍校时电路中用的主要器件是基本RS触发器，下面是对基本RS触发器的介绍。1．基本RS触发器的电路组成图3-13(a)所示为由两个与非门交叉连接组成的基本RS触发器。图3-13与非门组成的基本RS触发器基本RS触发器胡两个输入端，一个称为Q端，另一个称为端。在正常情况下，这两个输出端总是逻辑互补的，即一个为0状态时，另一个为1状态。并且规定Q=1、=0为触发器的1状态；Q=0、=1为触发器的0状态。基本RS触发器有两个输入端和，称为置0端（或复位端），称为置1端（或置位端）。“”和“”文字符号上面的“-”号，表示这种触发器输入信号为低电平有效。图3-14（b）所示是基本RS触发器的逻辑符号，从图中可看出，由于和是低电平有效，故在输入端加“”符号。1．基本RS触发器的工作原理按照输入信号和不同状态的组合，触发器的输出与输入之间存在如下关系。（1）当==1时，假设触发器原来处于0状态，即Q=0、=1。由图3-14（a）中可以看出，门的两个输入端均为1，则有Q=0；Q=0反馈到门的输入端，使得=1，触发器保持0状态不变。同理，当==1时，若假设触发器原来处于114状态，则触发器将保持1状态不变。这说明，当==1时，触发器能够维持原来的状态不变，且无论处于哪个状态都是稳定的。（2）当=0、=1时，由于门的输入端有0，其输出端Q不管原状态是0或是1都将为1状态，即=1；而门因输入端全为1，其输出端Q为0状态，即触发器将为0状态。这说明，当=0、=1时，不管触发器原来的状态如何，触发器都将被置为0状态，即Q=0、=1的状态。这种情况称为触发器置0。（3）当=0、=1时，由于门的输入端Q不管原状态是0或是1都将为1状态，即Q=1；而门因输入端全是1，使为0状态。触发器被置为1状态，即Q=1、=0的状态。这种情况称为触发器