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串行数据接口中电路板布线面临的挑战AN-1972©2009NationalSemiconductorCorporation300974美国国家半导体公司应用笔记1972Tsun-KitChin2009年9月13日串行数据接口中电路板布线面临的挑战1.0概述电视和电影已进入数字时代。视频图像过去在标准定义的速率（270Mb/s）下传输，后升级到高定义速率（1.485Gb/s），而目前正向3Gb/s的速率上移植。更高的传输速度使娱乐用高精度画面成为现实，不过也给硬件工程师和结构布局工程师等提出了挑战。国家半导体提供的多速率SDI集成电路系列支持高性能专业级的长距离视频传输。为了保持这些集成电路提供的超级信号质量，应该细心设计高速电路板。规定串行数字接口的SMPTE标准定义了SDI设计的需求和挑战。这个应用笔记概述了硬件工程师面临的布板挑战，提供了处理这些挑战的建议。2.0走线宽度与电路板叠层在SDI板中遇到的独特的布局挑战之一是芯片间数字视频信号的75Ω走线和100Ω差分走线共存的问题，这个100Ω差分走线连接重复计时器（reclocker）、SER/DES或FPGA，他们都需要更细的走线宽度。图1是LMH0302电缆驱动器的原理图，其输入接100Ω走线，输出接75Ω走线。通常两种形式的走线都在上层即元件所在层布线。适用于75Ω的线宽在100Ω的走线中可能会太宽。30097411图1LMH0302电缆驱动器的原理图什么是正确的走线宽度？一个6mil宽的微带在1.5GHz下的传输损耗大概是0.3dB/英寸。低于3Gb/s的SDI速率，铜损很小，在选择线宽时不会有太大影响。因为有几个被动元件挂在75Ω走线上，其走线宽度应相当于这些元件的连接焊盘，以将大焊盘引起的阻抗降低的影响降到最小。出于同样原因，应使用具有最小物理尺寸的表贴元件。0402尺寸的被动元件需要的连接焊盘约为20x25mil，所以对于75Ω走线宽度在15～25mil之间最佳。如果75Ω走线宽度为20mil，那么单端50Ω走线的宽度将为42mil。幸运的是，对于100Ω差分对线，可以使用6mil隔离，宽度为8mil的微带，这些微带紧密耦合且具有强互耦特性，同时可以带来100Ω的阻抗。图2显示了这种实现的层叠示例。不幸的是，在对进/出IC、外部端接电阻或交流耦合电容的走线对进行布线时，不可能维持一致的间距。引出分支到这些元件上会断开耦合并且阻抗会升高。图2解释了走线的阻抗和分支在IC连接焊盘与0402尺寸的电阻上产生的影响。这个问题可以通过使用两个分开的参考地来解决。图3显示了改进的电路板叠层，使用层2作为10mil隔开、宽度为8mil的松耦合走线的参考地，使用层4的一部分作为75Ω的参考地。两个参考地通过一些地层过孔电气上连接到一起。这个板子的叠层允许通过调整介质距离h2来自由选择75Ω走线的宽度，或通过h1来自由选择100Ω走线的宽度。松耦合的100Ω走线分支到元件和集成电路时，这种设计具有较小的阻抗影响。如图3所示，75Ω走线的参考地是从层4分出的一个金属岛。75Ω走线GND100Ω差分微波带的参考地100Ω走线上层地层在LLP-16的IC焊盘处阻抗降低到89Ω走线分支到0402电阻时，阻抗升高到112Ω电源层地层75Ω微带参考地GND连接过孔信号层1下层图375Ω和100Ω走线分立参考地的叠层示例75Ω走线75Ω和100Ω走线同一个地参考的层叠示例100Ω走线上层地层在LLP-16的IC焊盘处阻抗升高到112Ω走线分支到0402电阻时，阻抗升高到178Ω电源层底层图275Ω和100Ω走线同一个地参考的层叠示例AN-1972外部元件的影响在某些场合下，强烈需要非常细的走线宽度，需要考虑连接到细走线的大元件焊盘引起的阻抗降的数值。图4是这种板叠层的一个示例。这种叠层中，10mil宽75Ω的走线以层4为参考地。0402尺寸电阻的20mil宽焊盘引入了过大的容抗，并引起阻抗在焊盘点从75Ω降到约57Ω。相似地，连接到5mil75Ω走线0402焊盘100Ω走线上层GND在LLP-16的IC焊盘处，阻抗降到82Ω走线分支到0402电阻时，阻抗升高到122Ω电源层地层0402焊盘GND连接过孔信号层1下层焊盘下的地层留空以避免过多阻抗降焊盘下的地层留空以避免过多阻抗降图4可能需要焊盘下地层避让的细走线叠层示例宽差分微带对线上的20mil焊盘会导致阻抗从100Ω降到74Ω。为了补偿由元件焊盘引起的过多阻抗降，在焊盘下面使用地线避让措施来消除过多的寄生电容，使得阻抗更接近于目标值。图4说明了通过移去元件焊盘下地层中的导体来实现的这种技术。，292M和424M标准规定了使用同轴电缆在SD，HD和3Gb/s下传输数字视频的串行数字接口的要求。要求之一是输出信号幅值为800mV±10%。这个幅值公差必须满足75Ω±1%的外部端接电阻，而不是宽误差集成端接。另一个要求是输入回波损耗（IRL）和输出回波损耗（ORL），他们基本上定义了输入或输出端口是如何看起来像75Ω网络的。图5表明SMPTE在回波损耗规格和SDI端口的输入回波损耗方面的要求。5.0布线指导对于SDI板，数据流低于3Gb/s，而数据转换时间高于100皮秒。SDI板子布局的挑战不是速度，而是设计布线战略------如何将75ΩSDI端口的许多外部元件引起的、或同时支持75Ω和100Ω的走线板子的叠层引起的阻抗不匹配降到最小。通过如下一些简单的布局指导，我们可以满足这些挑战。设定走线阻抗为75�Ω±10%，100Ω±10%使用最小尺寸的表贴元件�使用最小尺寸的元件焊盘，将走线阻抗的不连续性降�到最小选择走线宽度将信号路径上的阻抗不匹配降到最小�选择支持75�Ω单端线和100Ω松耦合差分走线的板子叠层使用表贴封装陶瓷电容和RF信号电感�在最接近IC的地方放置影响回波损耗的元件（端接电�阻，阻抗平衡网络）互补信号保持对称�100�Ω走线采用对线（保持走线上的走线宽度和线间距离相同）避免突然弯折，使用45度或者曲线弯折�沿信号路径，识别外型变化并评估相应的阻抗变化�使用好的信号发射给BNC端子，仔细设计端子封装以�保持75Ω阻抗使用实心层。如果需要地避让来去除过大的寄生容�抗，应仔细使用；使用3D仿真工具来指导布局采用最短路径来连接V�CC和地；通过过孔且不能通过导线连接到引脚上SMPTE回波损耗要求使用外部阻抗平衡网络，包括一个电感和75Ω电阻的并联组合，来抵消集成电路的输入或输出电路带来的容抗效应。SMPTE也定义了传输严重直流不平衡的非压缩比特流的交流耦合的使用。这种规定需要使用相当大的交流耦合电容（4.7μF）避免低频直流偏移。这些SMPTE的要求意味着有数个元件挂在集成电路与BNC端子之间的走线上。这些外部元件使得高速板子的布线更有挑战性。每个元件焊盘将会引入一定数量的阻抗不连续，这将影响与75Ω匹配的总体阻抗，这些元件的位置在满足回波损耗要求时也很关键。30097415图5：SDI端口的输入回波损耗（IRL）和SMPTE的限制值AN-1972布线举例——国家半导体的LMH0302多速率电缆驱动器图6给出了国家半导体LMH03023Gb/s/HD/SDSDI电缆驱动器的原理图，图7给出概念布局图。本例中采用图2所示的叠层。层2是连接SDI+和SDI-输入引脚的8mil宽的100Ω差分走线的参考地。100Ω端接电阻R6放置在最靠近输入引脚的位置以避免容性分支效应。层4上的金属岛用作75Ω走线的地层。两个参考地通过元件DAP连接的接地过孔连接在一起。75Ω端接电阻R2和R3放置在尽可能靠近驱动器输出引脚SDO+和SDO-的位置。阻抗匹配元件L1和R1靠近输出引脚SDO+放置，可以对驱动器的输出容抗进行最有效的补偿。这个设计使用0402尺寸的元件将以层4为参考的20mil宽带布线的75Ω走线的阻抗变化降到最小。BNC的封装应具有好的信号发射以保持良好的回波损耗。30097416图6LMH0302电缆驱动器的原理图电缆驱动器的推荐布局（显示了信号路径和电源连接）注释1—100�Ω的接收端接电阻R6靠近IC引脚放置。750Ω的电阻R5靠近IC引脚放置。使用以层2参考地的100Ω差分阻抗耦合线。注释2—层2和层4的GND连接。�注释3—75�Ω的驱动器端接电阻R2，R3靠近IC引脚放置。注释4—L1，R1阻抗匹配网络靠近SDI+放置。�注释5—使用以层4为参考地的75�Ω受控阻抗线。使用0402尺寸的元件。使用15-25mil的线宽将由较大元件焊盘引起的阻抗跌落降低到最小。注释6—BNC使用75�Ω受控阻抗封装。AN-1972布线示例——国家半导体LMH0384多速率自适应均衡器图8给出了国家半导体LMH03843Gb/s/HD/SDSDI自适应均衡器的原理图，图9给出概念布局图。本例中采用图2所示的叠层。层2是连接SDI+和SDI-输入引脚的8mil宽100Ω差分走线的参考地。远端100Ω端接电阻R4放在在最靠近接收集成电路（未显示）的输入引脚处。层4上的金属岛用于作为75Ω走线的地层。两个参考地通过元件DAP连接的接地过孔连接到一起。交流耦合电容C2放置在最靠近SDI+输入引脚处。阻抗匹配元件L1和R1通过C2靠近输出引脚SDI+处，75Ω端接电阻R2放置在C2之后以将分支效应降到最小。这个设计中使用0402尺寸的元件来将以层4为参考的20mil宽微带布线的75Ω走线的阻抗变化降到最小。BNC的封装应具有好的信号发射以保持良好的回波损耗。30097418图8LMH0384自适应均衡器LMH0384的原理图自适应均衡器的推荐布局（显示了信号路径和电源连接）注释1—使用以层2参考地的100�Ω差分阻抗耦合线。注释2—层2和层4的GND连接。�注释3—C4放置在接近引脚5、6处。�注释4－C2放置在最接近IC输入引脚处。75�Ω的接收端接电阻R2放置在C2之后。注释5—L1，R1阻抗匹配网络靠近SDI+和C2放置。�注释6—使用以层4为参考地的75�Ω受控阻抗线。使用0402尺寸的元件。使用15-25mil的线宽将由较大元件焊盘引起的阻抗跌落降低到最小。注释7—BNC使用75�Ω受控阻抗封装。AN-1972板布局的挑战是设计出一种布局策略，这种策略可以使75ΩSDI端口上很多外部元件造成的阻抗失配降低到最小。通过使用与被动元件的连接焊盘具有相当宽度的75Ω微带走线，实现将阻抗不连续降到最低的目标。使用第二层地参考就可以自由选用更细的走线宽度对连接到多引脚IC上的100Ω差分走线进行布线。建议沿信号路径查找因布局结构变化造成的阻抗变化，从而设计出可以减小过量感抗或容抗的方式，以维持目标的特性阻抗。遵循少量的简单布局指导，可以设计出满足SDI回波损耗并保持高信号保真度的板子。本应用笔记描述的布局原理适用于所有SDI电缆驱动器和均衡器，例如均衡器：LMH0344、LMH0384，电缆驱动器：LMH0302、LMH0303和LMH0307以及串行器LMH0340、解串器LMH0341等。9.0参考文献1.SMPTE标准是动态图像和电视工程师学会出版的标准，这些标准有：—SMPTE259M-2006：SDTV数字信号/数据－串行数字接口—SMPTE292M-1998：HDTV系统位串行数字接口—SMPTE424M-2006：3Gb/s信号/数字串行接口2.LMH0302、LMH0384和其它国家半导体集成电路的数据表可以在以下网址找到：