电工电子技术第11章

第11章主讲：王平时序逻辑电路：输出状态不仅决定于当时输入状态，触发器(FF)：时序逻辑电路的基本单元组合逻辑电路：输出状态完全由当时输入变量状态还与电路原来状态有关有记忆功能决定，与电路原状态无关无记忆功能11.1概述组合逻辑电路时序逻辑电路结构由门电路组成与门与非门或门或非门非门异或门由触发器、门电路构成RSFFJKFFDFF基本单元门电路触发器特点无记忆功能有记忆功能时钟信号无时钟信号有时钟信号门电路触发器双稳态触发器分类：11.2双稳态触发器状态单稳态无稳态（多谐振荡器）双稳态触发器分类：JKFFDFFTFF可控RSFF功能基本RSFF结构维持阻塞型主从型1、基本RSFF由2个与非门交叉连接&&QDRDSQ输出端输入端置位复位保持数码存储记忆【基本RSFF小结】QDRDSQ&&DRDSQQ低电平有效0110101010保持禁用置位复位记忆×DSDRQ功能2、JKFF【2个可控RSFF、1个非门】00110101保持01取反QJJ从触发器主触发器QQQQCPSRRDSD1CPJKJKCPDRDSQQJKFF2.低电平有效JKCPDRDSQQ00110101保持01取反QJJJKFF4.CP下降沿有效5.有置位、复位、保持、计数功能【JKFF小结】3.有强制置位、强制复位功能1.控制优先级比CP高DDSRDDSRCPJKQ例1已知JKFF初始状态Q=1，试画输出波形。3、DFF0101DQDCPDRDSQQDFFCP上降沿触发DQ1nQQ&&&&CPG1G3G4G2DSDRD&&G5G62.低电平有效4.CP上降沿有效5.D传给Q【DFF小结】3.有强制置位、强制复位功能1.控制优先级比CP高DDSRDDSRDCPDRDSQQDFF0101DQDQ1n例2已知上升沿触发DFF的CP、D波形，初始状态Q=0CP12345DQ试画输出Q的波形。11.4寄存器用于存放参与运算的数据、运算结果数码输入方式：有并行和串行之分并行输入串行输入数码输出方式：也有并行和串行之分并行输出串行输出数码从各输入、输出端同时输入、输出数码从一个输入、输出端逐位输入、输出由DFF构成的并行输入/输出数码寄存器1、数码寄存器d3d2d1d0DQ寄存清零Q3Q2Q1Q0DDDQQQDRDRDRDR11011101可存放数码JKFF组成的4位移位寄存器可在移位脉冲控制下依次移动位置数码输入QJJJDQ3Q2Q1Q0QQQQJKKKKRD清零移位脉冲CPQQQ12、移位寄存器功能：设寄存的二进制数D=1011CQ3Q2Q1Q000000清零10001左移一位20010左移二位30101左移三位41011左移四位移位过程QJJJDQ3Q2Q1Q0QQQQJKKKKRDCPQQQ1存放的二进制数码1011随CP从高位到低位依次串行输入可在CP控制下从最高位触发器输出端依次串行输出数据并行工作方式速度快，但输出端子数较多1.2.3.QJJJDQ3Q2Q1Q0QQQQJKKKKRDCPQQQ1也可在CP控制下从4个触发器输出端并行输出数据11.5计数器逻辑功能：累计输入时钟脉冲的个数1、二进制计数器计数器的输出码按照二进制加法、减法规律变化，如二进制加法计数器，其规律是“逢二进一”。二进制数，需要n个触发器。一个触发器可以表示一位二进制数，如果表示n位(1)异步二进制加法计数器异步：多位触发器发生状态变化时，在时间上不同步。异步原因：各触发器的时钟脉冲端没有连接在一起。n位二进制计数器所能表示的状态数最多为N=2n个，最多为16个，最大十进制数为15所能表示的最大十进制数为2n-1个。如n=4，则状态数主从型JKFF四位异步二进制加计数器Q3Q2Q1Q0CP12345678910111213141516DR计数脉冲CPQ2Q3Q1Q0JJJKKKKJQQQQ清零0000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000CP二进制数Q3Q2Q1Q0十进制数四位二进制(十六进制)加计数器状态表(2)同步二进制加法计数器DR计数脉冲Q2Q3Q1Q0JJJKKKKJQQQQQJ1=Q0J0=1K0=1J3=Q2Q1Q0J2=Q1Q0K2=Q1Q0K1=Q0K3=Q2Q1Q0CP二进制数Q3Q2Q1Q0十进制数0000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000各触发器状态变换与时钟脉冲同步Q3Q2Q1Q0CP12345678910111213141516(3)集成二进制加计数器74LS161集成计数器体积小、ET0QLD1Q2Q3QRCOCCU1234567891011121314151674LS161DRGNDEPCP0D1D2D3DCPEPETD3D2D1D0Q3Q2Q1Q00××××××××000010↑××d3d2d1d0d3d2d1d011↑11××××计数11×0×××××保持11××0××××保持DRLD功耗低、功能灵活、应用广泛74LS161功能表用4位二进制数来表示10个十进制数码0～94位二进制数有16种状态，代表0～9时多余6个状态最常用的编码方式为8421码2、十进制计数器编码方式的不同，决定了状态的取舍。00000010001120010230011340100450101560110670111781000891001910000008421BCD码十进制加计数器状态表CPQ3Q2Q1Q0十进制数J1=Q3Q0(1)同步十进制加计数器J0=1K0=1J3=Q2Q1Q0K3=Q0J2=Q1Q0K2=Q1Q0K1=Q0DR计数脉冲Q2Q3Q1Q0JJJKKKKJQQQQQ012345678910J3K3J2K2J1K1K0J0Q3Q2Q1Q0000000010010001101000101011001111000100100000000001101001111000000110111111100000011010011110000001111111111000000110100001100000011CJ1=Q3Q0J0=1K0=1J3=Q2Q1Q0K3=Q0J2=Q1Q0K2=Q1Q0K1=Q0二进制五进制Q3Q2Q0Q1CP1CP0123456789101112131474LS290Q1GNDS9(1)S9(2)Q2NNR0(1)R0(2)CP1CP0Q0Q3CCUJKQQJKQQJKQQJKQQQ3Q2Q1Q0CP0CP1RDRDRDRDSDSDSDSDR0(1)&R0(2)S9(1)&S9(2)(3)二－五－十进制计数器R0(1)R0(2)S9(1)S9(2)CPQ0Q1Q2Q3110××000011×0×0000××11×10010×0×↓计数0××0↓计数×00×↓计数×0×0↓计数JKQQJKQQJKQQJKQQQ3Q2Q1Q0CP0CP1RDRDRDRDSDSDSDSDR0(1)&R0(2)S9(1)&S9(2)1.只接CP0时，由Q0输出，为二进制计数器2.只接CP1时，由Q3、Q2、Q1输出，为五进制计数器3.将Q0与CP1相连，由CP0输入计数脉冲，为十进制计数器4.利用反馈清零法，可得小于10任意进制计数器JKQQJKQQJKQQJKQQQ3Q2Q1Q0CP0CP1RDRDRDRDSDSDSDSDR0(1)&R0(2)S9(1)&S9(2)对二进制计数器、十进制计数器改造可得到N进制计数器(1)反馈清零法应用计数器的清零端实施反馈置零,对原有计数器进行俢正，得到模小于原有计数器的任意进制计数器应用计数器的预置端实施反馈预置数，对原有计数器(2)反馈置数法进行俢正，得到模小于原有计数器的任意进制计数器3、N进制计数器用反馈清零法将74LS290连接成6进制计数器(1)将Q0与CP1相连，组成十进制计数器(2)将置位端接0,Q2和Q1端反馈至清零端例1：6进制计数原理图CP1CP074LS290Q3Q2Q1Q0Q3Q2Q1Q0R0(1)R0(2)S9(2)S9(1)84591311101213CP设初始态00001.因R0(1)、R0(2)、S9(1)、S9(2)≠1，电路从0000开始计数2.第5个CP到来，输出为0101CP1CP074LS290Q3Q2Q1Q0Q3Q2Q1Q0R0(1)R0(2)S9(2)S9(1)84591311101213CP【分析】3.第6个CP到来，输出为0110，清零端R0(1)、R0(2)均为1状态0110刚一出现，马上被清零，变成0000