电工电子技术课程课件-第09章

第9章触发器和时序逻辑电路教学基本要求•掌握R—S触发器、J—K触发器、D触发器的逻辑功能。•理解寄存和移位寄存器的工作原理•理解二进制计数器、二—十进制计数器的工作原理。•了解集成定时器的工作原理。了解用集成定时器组成的单稳触发器、多谐振荡器的工作原理•一般了解可编程逻辑阵列•本章讲授学时6学时，课外学时18学时主要内容•双稳态触发器•时序逻辑电路•集成555定时器•可编程逻辑器件•本章小结双稳态触发器•概述•基本R-S触发器•同步R-S触发器•J-K触发器•D触发器•T触发器和T’触发器•触发器逻辑功能的转换概述（1）•什么是双稳态触发器？双稳态触发器是具有两个稳定状态(1状态和0状态)的电路。在外加输入信号的作用下，该电路可以由一种稳定状态翻转（转换）为另一种稳定状态;当外加输入信号消失后，电路能保持翻转后的状态不变;称为双稳态触发器，简称触发器。概述（2）•双稳态触发器的类型基本R-S触发器同步R-S触发器J-K触发器D触发器T触发器和T’触发器基本R-S触发器(1)基本RS触发器由两个与非门组成。两个与非门各有一个输出端和输入端交叉连接，形成反馈.DDRS——输入端QQ——输出端&&QQDSDRBA基本R-S触发器(2)&&QQDSDRBA*输入端01DDRS（此时输出端可能Q=1，也可能Q=0）10QQ此后即使输入全变为1，输出也不改变*输入端10DDRS01QQ此后即使输入全变为1，输出也不改变（此时输出端可能Q=1，也可能Q=0）DSDRQQ10100110*输出端*输出端10110110010101010111基本R-S触发器(3)&&QQDSDRBA*输入端11DDRS结果01QQ保持不变此时输出端如果DSDRQQ1010011011保持11011001QQRQQQSQDD10此时输出端如果10QQ10QQRQQQSQDD01基本R-S触发器(4)&&QQDSDRBADSDRQQ10100110*输入端0DDRS这时，如果两个输入端同时变为1即11QQ此时与门A、B均有一个输入端为0，故。它们均关闭，输出00两个与门都将由关闭转为开通,并使输出由1向0转换，如果A门的速度快，则Q=1，反之，则Q=0。触发器的输出状态不确定。1DDRS0DDRS所以的输入状态是不允许的，使用时，必须注意避免11不定保持基本R-S触发器(5)•逻辑状态表&&QQDSDRBADSDRQQ101001101100不定保持基本R-S触发器(6)&&QQDSDRBA（1）触发器的状态：——触发器的输出有两个稳定状态01QQ——触发器处于1状态。10QQ——触发器处于0状态。（2）触发器的置位：1001QQRSDD——置00110QQRSDD——置1基本R-S触发器(7)&&QQDSDRBA（3）触发器的记忆（4）触发器的翻转条件用状态表表示输入和输出间的逻辑关系时，必须考虑触发器原来的输出状态。由这样得出的状态表称为逻辑状态转换表。表中用Qn表示原来的输出状态，称为原态，用Qn+1表示触发器的下一个输出状态，称为次态。触发器在外加输入信号的作用下，输出状态发生变化。此后，若输入信号除去，触发器能保持翻转后的状态不变。基本R-S触发器(8)&&QQDSDRBA基本RS触发器的状态表不定100不定000111100111110101001010001DSDRnQ1nQ不定0011110001DSDR1nQnQ状态简表RS触发器也可由或非门组成，除非特别指出，本书都采用与非门构成QQDSDR同步R-S触发器(1)基本RS触发器的缺点：输入端的信号一旦发生变化，输出随之发生变化，而无法在时间上加以控制。同步R-S触发器(1)把两个起控制作用的与非门C和D按图示方式与基本RS触发器相连，构成同步RS触发器。&&&&QABCDDSQDRCPRS同步RS触发器R、S——数据输入端CP——时钟脉冲输入端同步R-S触发器(2)&&&&QABCDDSQDRCPRS同步RS触发器同步RS触发器QQDRSDSRCP所谓同步，就是指触发器状态的改变只发生在时钟脉冲CP出现的时刻，即数字系统中的各个触发器受同一个时钟脉冲的控制而步调一致的工作。同步R-S触发器(3)&&&&QABCDDSQDRCPRS同步RS触发器DR——直接置0输入端DS——直接置1输入端不受时钟脉冲的同步控制，所以也称为异步输入端。在不需要对触发器直接置0或置1时，应使它们处于高电位。同步R-S触发器(4)&&&&QABCDDSQDRCPRS同步RS触发器设：触发器的初始状态为：01,0nQQQCP=0时触发器保持原态0111RSCP=1时000011110011001101010101CPQnRSQn+111111111010×110××××Qn01nQ0nQ同步R-S触发器(5)&&&&QABCDDSQDRCPRS同步RS触发器CP1tRSQ2t4t3t5tSnRnQn+110101000Qn11不定逻辑状态表为:同步R-S触发器(6)&&&&QABCDDSQDRCPRS逻辑关系表达式:01nnnnnnRSQRSQ如果在时钟脉冲的上升沿时，R=S=1，将会使C、D门同时输出0，导致上面的基本RS触发器出现RDSD同时为0的情况，这时，触发器的输出状态将为不定。所以，使用时，不允许出现R=S=1的情况。同步R-S触发器(7)•同步R-S触发器存在的问题——空翻现象触发器的主要用途之一就是计数，处于计数状态的触发器，每来一个计数脉冲，其状态就应该改变一次。工作情况分析设每个与非门的平均传输延迟时间为tpd。且设触发器的现在状态为0状态（即：Q=0，Q=1），经技术鉴定，当CP=1时，经2tpd以后，Q由0变成1，再经过1tpd以后，Q由1变成0。即Qn+1=1。也就是说，要同步RS出发器能可靠的翻转，时钟脉冲的宽度必须大于3tpd。Q01Q,Q&QABCDDSQDRCPRS&&&同步R-S触发器(8)但是，当CP脉冲的宽度大于3tpd后，再经过3tpd触发器又会翻转回到原来的0状态。显然，当CP脉冲的持续时间较长，触发器就会不停的多次翻转，达不到计数的目的，这就是所谓的“空翻”现象。改进措施形成主从结构和边沿触发结构的触发器，以提高电路的抗干扰能力和克服空翻的产生。&QABCDDSQDRCPRS&&&J-K触发器(1)QCPQDSDRSRQQCPDSDRSRCP1KJQQDRJDSKCPJK触发器由两个基本R-S组成，两个触发器的时钟脉冲通过一个非门联系起来。工作时，时钟脉冲的上升沿先使下面的触发器（主触发器）翻转，而后其下降沿使上面的触发器（从触发器）翻转，这种工作方式的触发器称为主从型结构JK触发器。逻辑符号J-K触发器(2)QCPQDSDRSRQQCPDSDRSRCP1KJQQDRJDSKCPCP=1时，•从触发器的输出不变；•主触发器的输出取决于S和R的取值：KQRQJS,J-K触发器(3)QCPQDSDRSRQQCPDSDRSRCP1KJ当CP从“1”变为“0”时：•主触发器的状态不变；•主触发器的输出信号送到从触发器，使从触发器的输出与主触发器相同。J-K触发器(4)QCPQDSDRSRQQCPDSDRSRCP1KJ设在CP脉冲到来之前1,0QQ*当J=1，K=1时：0,1KQRQJS因为•CP脉冲到来后，即CP=1时，主触发器的S=1，R=0故，主触发器翻转为1状态。•当CP脉冲由“1”变为“0”时，从触发器也翻转为1状态。0,1QQJ-K触发器(5)QCPQDSDRSRQQCPDSDRSRCP1KJ设触发器的初始状态为“1”态*当J=1，K=1时：1,0KQRQJS因为•CP脉冲到来后，即CP=1时，主触发器的S=0，R=1故，主触发器翻转为0状态。•当CP脉冲由“1”变为“0”时，从触发器也翻转为1状态。0,1QQ1,0QQJ=K=1，来一个脉冲，触发器状态翻转一次，具有计数的功能。J-K触发器(6)QCPQDSDRSRQQCPDSDRSRCP1KJ设触发器的初始状态为“0”态*当J=0，K=0时：0,0KQRQJS因为1,0QQ•在CP脉冲到来时，主触发器的状态不变，故在CP的下降沿到来时，从触发器也保持不变。反之亦然。在J=K=0时，时钟脉冲过后，触发器保持原来状态不变。J-K触发器(7)设触发器的初始状态为“0”态*当J=1，K=0时：0,1KQRQJS因为1,0QQ主触发器输出为1，时钟脉冲过后，从触发器输出为1。设触发器的初始状态为“1”态0,0KQRQJS因为0,1QQ主触发器和从触发器保持1QCPQDSDRSRQQCPDSDRSRCP1KJ在J=1，K=0时，时钟脉冲过后，触发器置1。J-K触发器(8)设触发器的初始状态为“0”态*当J=0，K=1时：0,0KQRQJS因为1,0QQ主触发器和从触发器输出为0。设触发器的初始状态为“1”态1,0KQRQJS因为0,1QQ主触发器输出为0，从触发器也输出0QCPQDSDRSRQQCPDSDRSRCP1KJ在J=0，K=1时，时钟脉冲过后，触发器置0。J-K触发器(9)主从触发器是在CP=1时，将输入信号暂存在主触发器中；到CP脉冲的下降沿到来时，从触发器动作。它具有在时钟脉冲的后沿翻转的特点。我们称其为后沿触发，并在逻辑符号中用小圆圈表示。QCPQDSDRSRQQCPDSDRSRCP1KJJ-K触发器(10)QQDRJDSKCP11101010Qn00Qn+1KnJnnQJK触发器的逻辑关系为：nnnQKQJQ1J-K触发器(11)QQDRJDSKCP11101010Qn00Qn+1KnJnnQ已知JK触发器的CP和JK的波形如图，划出输出Q的波形。nnnQKQJQ1CPKJ2t4t3t5t1tQD触发器（1）如果在同步RS触发器中将与非门D的输入端和与非门C的输出端c相连，则在同步RS触发器中也能避免出现S=R=1的情况。这时，我们把与非门C的输入端称为D，并称该触发器为同步D触发器。&&&&QABCDDSQDRCPDcdQQDRDSDCPD触发器（2）当CP脉冲未出现时，输出c=d=1。当时钟脉冲上升沿出现时CP=1，如果D=1，则c=0，d=1。触发器的输出为：&&&&QABCDDSQDRCPDcdQQDRDSDCP0,1QQ如果D=0，则c=1，d=0。触发器的输出为：1,0QQD触发器（3）QQDRDSDCP可见：不论输入端D的状态如何，时钟脉冲的上升沿出现后，触发器输出端的状态总是和输入端D的状态相同。逻辑状态表为：DnQn+10011D触发器（4）QQDRDSDCPDnQn+10011在同步D触发器中，如果在CP保持高电平期间，D的状态发生变化，则输出也将发生变化，但在实际应用中，往往要求在一个CP脉冲期间，触发器状态只能翻转一次。为此，通常将D触发器改为维持阻塞型结构，称为维持阻塞D触发器。电工电子学(Ⅱ)D触发器（5）QQDRDSDCPDnQn+10011维持阻塞D触发器的特点:对应每一个时钟脉冲，维持阻塞D触发器的输出状态，只在时钟脉冲的上升沿出现时变化一次。维持阻塞D触发器的逻辑关系为：Qn+1=DnD触发器（6）QQDRDSDCPDnQn+10011已知CP脉冲和D输入的波形如下，试画出输出Q的波形。CP2t4t3t5t1tDQnnDQ1T触发器和T’触发器(1)如果把JK触发器的JK端接在一起，就构成所谓的T触发器。QQDRTDSKCPJT触发器得逻辑状态表如下：1Qn0Qn+1TnnQnnnQTQTQ1（后沿翻转）可见，当T=1时，只要有时钟脉冲的下降沿，触发器就翻转，所以，有时也把工作在T=1状态的触发器称为T’触发器。触发器逻辑的转换(1)•1.将JK触发器转换为D触发器D触发器的逻辑关系为QQ