精品大学课件--南开大学数字电子--第五章　时序逻辑电路

标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等1本文档由标准美女（标准王国）整理，仅作学习交流使用。如文档存在缺页、字迹模糊、乱码等情况，请大家通过论坛消息与我联系。第五章时序逻辑电路内容提要这一章介绍时序逻辑电路的特点以及时序逻辑电路的分析方法和设计方法。触发器是组成时序逻辑电路的基本电路，因此时序逻辑电路的分析方法与组合逻辑电路分析方法比较要复杂得多，必须掌握。介绍了寄存器、计数器等数字系统和计算机常用同步时序逻辑电路的电路结构、工作原理和使用方法。也通过举例简单介绍了异标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等2步时序逻辑电路的特点。除介绍常规同步时序逻辑电路的设计方法，也介绍采用中、大规模集成电路设计同步时序逻辑电路的方法。5.1时序逻辑电路结构与特点1、数字逻辑电路由两部分组成组合逻辑电路，简称组合电路。时序逻辑电路，简称时序电路。时序逻辑电路:任一时刻的输出不仅取决于当时的输入信号,而且还与电路的原来状态有关。2、电路结构由串行加法器知，时序逻辑电路是由组合电路和存储电路两部分组成，存储电路是必须有的。一般结构如右图：代为输出信号为输入信号),,,(,),,,(,),,,(212121kjizzzZyyyYxxxX。状态代表存储电路的输出信号驱动表存储电路的输入)(),,,(,)(21lqqqQ它们之间的关系是：.),(.),(.),(1状态方程驱动方程输出方程nnQZFQQXFZQXFY串行加法器时序电路框图标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等3这三组方程可全面描述时序电路的逻辑功能。3、时序电路特点：时序电路一般由组合电路和存储电路两部分电路组成。由具有记忆功能的存储电路记住电路当前时刻的状态，并产生下一时刻的状态；②存储电路的基本单元电路是触发器；③电路必须具有反馈功能，增加两组反馈线：第一组反馈线z1…zk是存储电路当前时刻的输入第二组反馈线q1…ql是存储电路下一时刻的输出④存储电路当前时刻的状态，称为现态或初态；下一时刻的状态，称为次态或新态。4、时序电路的分类根据动作特点分：同步时序电路——触发器状态变化在同一时钟信号下同时发生。异步时序电路——触发器状态变化不是同时发生。根据输出信号分：米利（Mealy）型——输出取决于状态和输入。穆尔（Moore）型——输出仅取决于状态。5.2时序逻辑电路的分析方法一、同步时序逻辑电路的分析方法根据已知的同步时序逻辑电路图，经过分析确定其逻辑功能。由于同步时序逻辑电路中所有触发器是在同一时钟脉冲作用下工作的，所以同步时序逻辑电路的分析方法比异步时序逻辑电路简单。时序电路的逻辑功能可以用输出方程、驱动方程和状态方程来描述，因此，只要写出给定电路的这三个方程，该电路的逻辑功能也就清楚了。分析步骤如下：标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等4⑴根据给定的逻辑图，写出每个触发器的驱动方程；⑵把驱动方代入相应触发器的特性方程，得出每个触发器的状态方程；⑶根据给定的逻辑图，写出电路的输出方程。例1.电路逻辑图如下，分析其逻辑功能。解：1、根据给定的逻辑图，写出每个触发器的驱动方程21312321QQJQJQQJ2331211QKQQKK2、把驱动方程代入JK触发器的特性方程nnnQKQJQ1，得出每个触发器的状态方程。3232113231211213211QQQQQQQQQQQQQQQQnnn3、根据给定的逻辑图，写出电路的输出方程。32QQY有了三组方程，时序电路的功能也就明确了。但并不直观。需要直观描述。有：⑷状态转换表——描述次态、输出与初态和输入之间关系的表格。00000100010100010011001110001001010nQ3nQ2nQ113nQ12nQ11nQY标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等5111是无效状态，如果无效状态在时钟作用下，进入有效状态，称为电路能够自启动，否则为不能自启动。⑷状态转换图——更形象、直观圆圈表示状态，箭头表示转换方向，箭头旁注明转换前的输入和输出。⑷时序图——在序列时钟作用下，电路的状态和输出随时间变化的波形图。结论：这是一个能自启动的同步七进制加法计数器（摩尔型电路，无外部输入）。典型的同步时序逻辑电路。例2.分析图示电路逻辑功能，写出电路方程，画出状态图。/YQ3Q2Q1标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等6解：1、根据给定的逻辑图，写出每个触发器的驱动方程。21211QQADQD2、把驱动方程代入D触发器的特性方程DQn1，得出每个触发器的状态方程。212121111QQADQQDQnn3、根据给定的逻辑图，写出电路的输出方程21212121QQAQQAQQAQQAY4、画出状态图和状态表5、结论：这是一个4进制可逆计数器，当A=0时，实现加状态转换图标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等71计数，当A=1时实现减1计数。Y是进位输出或借位输出信号.二、异步时序逻辑电路的分析方法例3、分析图示电路逻辑功能。触发器时钟不同，状态变化只发生在时钟到来时。.,1231QcpCPcpcp1、驱动方程2、状态方程cpi只表示有时钟时，状态变化。3、输出方程C=Q34、状态转换表21322311QQJKJQJ1131KK332113221211311cpQQQQcpQQcpQQQnnn123QQQ000000000110100101110011101010011113Q2Q1Qcp3cp2cp1C标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等85、状态图结论：能自启动的异步五进制加法计数器。5.3寄存器和移位寄存器寄存器是计算机和其它数字系统中最广泛使用的逻辑部件，它能暂时存放代码1和0，所以只要触发器具有置0、置1功能即可。一个触发器能存储一位二进制代码，N个触发器组成N位寄存器能存储N位二进制代码。各种触发器均能构成寄存器，用D触发器最简单。寄存器是同步时序电路，写入脉冲连到所有触发器时钟输入端。一、普通寄存器标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等9普通寄存器是最简单的寄存器，在写入脉冲的作用下，接收输入端的数据、并送到输出端。1、电路（175）维持－阻塞型D触发器构成。D——数据端，Q——输出端，DR——复位端。2、原理1）、数据放到D端；2）、CP上升沿到时，Q随D变化。新的信号不到，Q保持不变。为提高使用灵活性，可增加附加功能，如CC4076，除异步置0外，还有三态控制和保持功能。一位输入如图：由图知：0BAENEN时，三态门有输出；否则输出为高阻态。1BALDLD时，装入数据，CP下降沿到来后，数据存入触发器。0BALDLD时，触发器保持原态。标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等10以上两种都属并行输入、并行输出寄存器。二、移位寄存器移位寄存器除了具有存储代码的功能外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码在移位脉冲的作用下依次左移或右移。移位具有运算功能。1、单向移位寄存器由边沿D触发器构成的四位单向移位寄存器如图：1）、电路（右移寄存器）2）、原理如果数据为1011，四个脉冲过后，10110123QQQQ，此时可并行输出；串行输出端出现第一个数据，八个移位脉冲过后，全部数据输出。为右移寄存器。3）、波形图标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等11第四个脉冲过后可以并行输出，串行输出可输出第一个数。第八个时钟过后全部输出完毕。2、双向移位寄存器同时具有接收、右移、左移、保持等逻辑功能的多功能寄存器在计算机和数字系统中得到广泛应用。由三个D触发器和控制电路组成的3位双向移位寄存器逻辑图如图示。R是右移输入端，L是左移输入端。控制电路由2-4译码器构成，方式控制端操作如下：S1S0=00寄存器内容保持S1S0=10寄存器内容左移S1S0=01寄存器内容右移S1S0=11寄存器接收数据（并行输入）以上各项操作均在时钟脉冲上升沿到来后有效。194A道理完全相同，只是用RS触发器。5．4计数器标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等12计数器是数字系统和计算机中广泛使用的逻辑器件,计数器不仅用于对时钟脉冲进行计数，还用作分频、定时、控制等。通常把作用于计数器的时钟脉冲称为计数脉冲，用CP表示。计数器的分类方法很多。按触发器状态是否同时改变分为：同步计数器和异步计数器；按计数过程中数字增减分为：加法计数器、减法计数器和可逆计数器；按数字的编码方式分为：二进制计数器、二-十进制计数器和非二进制计数器（如环形计数器、扭环形计数器等）；按计数容量分为十进制计数器、六十进制计数器等。一个触发器只能计一位二进制数，多位计数器可以由多级触发器组成，但应由低位向高位提供进(借)位信号。一、同步计数器1、同步二进制计数器1）、同步二进制加法计数器同步二进制加法计数器是在计数脉冲驱动下，使计数器进行加1的计数。状态变化顺序如表：由表知：最低位来一个时钟，翻转一次；其它位当低位全为1时，来时钟翻转，否则保持。所以可由T触发器或T'触发器构成。由T触发器构成的三位同步二进制加法计数器电路结构如图：Q2Q1Q0000001010011100101110111000标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等13由图知：0120101QQTQTT如果是n位，则)1,,2,1(11001210niQQQQQTTijjiii以上为驱动方程。输出方程：01QQQCii知道了T触发器驱动方程通式，就可以很容易的连接2n进制加法计数器。电路状态方程和时序图根据T触发器的特性方程，写出电路状态方程：时序波形图状态图：加法计数器用作分频器从时序波形图看出，在周期性CP的驱动下，三个触发器的输出信号的周期，分别是CP周期的二倍、四倍、八倍，频率是周期的倒数，Q0端的输出频率是时钟频率的二分之一，称为二分频、依此类推四分频、八分频，这种效应叫做“分频”。经过n级二进000001010011111110101100标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、大学课件、考研资料等14制计数器，输出信号频率减为CP频率的2n分之一。在常用的电子钟表中，用频率为32768Hz的晶体振荡器产生CP，经15级二进制计数器分频，就得到周期为1秒的信号。用这种方法，还可以得到周期为1分、1小时，乃至于更长的标志时间的信号。2）、同步二进制减法计数器减法计数器的状态变化如表，低位状态全为0时，再来时钟，状态翻转。所以，电路结构类似加法计数器，由T触发器构成，只是：)1,,2,1(11001210niQQQQQTTijjiii由JK触发器构成的同步二进制减法计数器如图：不难想见，可逆的二进制计数器应如图：Q2Q1Q0000111110101100011010001000标准美女-出售国内外标准、论文、大学课件、考研资料等标准美女-出售国内外标准、论文、