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实验3触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1、基本RS触发器图5－8－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生，表5－8－1为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。表5－8－1输入输出SRQn+1Qn+10110100111QnQn00φφ图5—8—1基本RS触发器2、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图5－8－2所示。JK触发器的状态方程为Qn+1＝JQn＋KQnJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。图5－8－274LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表5－8－2表5－8－2输入输出SDRDCPJKQn+1Qn+101×××1010×××0100×××φφ11↓00QnQn11↓101011↓010111↓11QnQn11↑××QnQn注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Qn（Qn）—现态Qn+1（Qn+1）—次态φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。3、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74、四D74LS175、六D74LS174等。图5－8－3为双D74LS74的引脚排列及逻辑符号。功能如表5－8－3。图5－8－374LS74引脚排列及逻辑符号表5－8－3表5－8－4输入输出SDRDCPTQn＋101××110××011↓0Qn11↓1Qn4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起，并认它为T端，就得到所需的T触发器。如图5－8－4(a)所示，其状态方程为：Qn+1＝TQn＋TQn(a)T触发器(b)T'触发器图5－8－4JK触发器转换为T、T'触发器T触发器的功能如表5－8－4。由功能表可见，当T＝0时，时钟脉冲作用后，其状态保持不变；当T＝1时，时钟脉冲作用后，触发器状态翻转。所以，若将T触发器的T端置“1”，如图5－8－4(b)所示，即得T'触发器。在T'触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将D触发器Q端与D端相连，便转换成T'触发器。如图5－8－5所示。JK触发器也可转换为D触发器，如图5－8－6。输入输出SDRDCPDQn＋1Qn＋101××1010××0100××φφ11↑11011↑00111↓×QnQn图5－8－5D转成T'图5－8－6JK转成D5、CMOS触发器（1）CMOS边沿型D触发器CC4013是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器，表5－8－5为其功能表，图5－8－7为引脚排列。表5－8－5图5－8－7双上升沿D触发器（2）CMOS边沿型JK触发器CC4027是由CMOS传输门构成的边沿型JK触发器，它是上升沿触发的双JK触发器，表5－8－6为其功能表，图5－8－8为引脚排列。表5－8－6图5－8－8双上升沿J－K触发器CMOS触发器的直接置位、复位输入端S和R是高电平有效，当S＝1（或R＝1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。但直接置位、复输入输出SRCPDQn＋110××101××011××φ00↑1100↑0000↓×Qn输入输出SDRDCPJKQn＋110×××101×××011×××φ00↑00Qn00↑10100↑01000↑11Qn00↓××Qn位输入端S和R必须遵守RS＝0的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。三、实验设备与器件1、＋5V直流电源2、双踪示波器3、连续脉冲源4、单次脉冲源5、逻辑电平开关6、逻辑电平显示器7、CC4027CC401174LS74四、实验内容1、测试基本RS触发器的逻辑功能按图5－8－1，用两个与非门组成基本RS触发器，输入端R、S接逻辑开关的输出插口，输出端Q、Q接逻辑电平显示输入插口，按表5－8－7要求测试，记录之。表5－8－7RSQQ11→0100→1101→01010→1010011由实验内容做实验得：按图5-8-1，用两个与非门组成基本RS触发器输入端，按表5-8-7测试，结果能够正确反映表5-8-1，为电平触发。2、测试双JK触发器CC4027逻辑功能(1)测试RD、SD的复位、置位功能任取一只JK触发器，RD、SD、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、Q端接至逻辑电平显示输入插口。要求改变RD，SD（J、K、CP处于任意状态），并在RD＝1（SD＝0）或SD＝1（RD＝0）作用期间任意改变J、K及CP的状态，观察Q、Q状态。自拟表格并记录之。(2)测试JK触发器的逻辑功能按表5－8－8的要求改变J、K、CP端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿（即CP由1→0），记录之。(3)将JK触发器的J、K端连在一起，构成T触发器。在CP端输入1HZ连续脉冲，观察Q端的变化。表5－8－8JKCPQn＋1Qn＝0Qn＝1000→1011→001010→1001→001100→1111→001110→1101→001由实验内容做实验得：（1）测试RDSD的复位、置位功能当RD＝0（SD＝1），任意改变J、K及CP状态，Q=0Q=1；当SD＝0（RD＝1），任意改变J、K及CP状态，Q=1Q=0；（2）测试JK触发器逻辑功能按表5-8-8要求测试并记录，触发器上升沿有效。（3）连接JK触发器的J、K端构成T触发器，在CP端输入1HZ脉冲当T=1，Q端频率为输入信号的一半；T=0，Q端保持原来状态。3、测试双D触发器74LS74的逻辑功能(1)测试RD、SD的复位、置位功能测试方法同实验内容2、1)，自拟表格记录。(2)测试D触发器的逻辑功能按表5－8－9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由0→1），记录之。表5－8－9DCPQn＋1Qn＝0Qn＝100→1001→00110→1111→001(3)将D触发器的Q端与D端相连接，构成T'触发器。测试方法同实验内容2、3），记录之。4、双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图5－8－9所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率相同、相位不同。分析电路工作原理，并按图5－8－9接线，用双踪示波器同时观察CP、CPA；CP、CPB及CPA、CPB波形，并描绘之。图5－8－9双相时钟脉冲电路由实验内容做实验得：（1）测试RDSD的复位、置位功能当RD＝0（SD＝1），任意改变D及CP状态，Q=0Q=1；当SD＝0（RD＝1），任意改变D及CP状态，Q=1Q=0；（2）测试D触发器的逻辑功能按表5-8-9要求测试并记录，触发方式为上升沿触发。（3）将D触发器的将D触发器的Q端与D端相连接，构成T'触发器，在CP端输入1HZ连续脉冲，Q端频率为输入信号的一半。双相时钟脉冲电路，该电路如下：CPA=QCP.=CP.Q由下图还可得：fCPA=fCPB=1/2fCPCPB=QCP.=CP.Q=fQQ*=JQ+KQ∮CPA-∮CPB=180°=∏J=QK=QQ*=QQ+QQ=Q所以CPACPB的波形图如下：CP：Q：Q′：CPA：：CPB：五、实验心得1、本次实验中，老师认真负责，我更好的提高了自己的手动操作能力。对触发器的原理和存储过程有了更深一层次的理解。