CADENCE初级培训教材

光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园1光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2CADENCE初级培训教材光电通讯网出品光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2CADENCE板级设计流程及各模块功能介绍1.1概述CADENCEDesignSystemsInc.公司是全球最大的EDA厂商之一。具有EDA全线产品，包括系统顶层设计及仿真、信号处理、电路设计及仿真、PCB设计及分析、FPGA及ASIC设计以及深亚微米IC设计等。其中：电路设计及仿真、PCB设计及分析属于板级设计范畴。板级设计初始界面-ProjectManager，如图1。图1：ProjectManager界面1.2基本模块功能介绍1.2.1ProjectManager-工程（项目）管理工具ProjectManager是CADENCE板级设计工具管理器，是板级设计工具的整合环境。由此可以启动板级设计的所有模块。如：ConceptHDL-原理图设计输入工具Allegro-PCB设计系统SpectraQuestSIExpert-高速电路板系统设计和分析PartDeveloper-原理图库建库工具（从Tools–LibraryTools--PartDeveloper进入）光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园3光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-21.2.2ConceptHDL-原理图设计输入工具ConceptHDL是一个完整的混合级设计输入工具，可以用多种方式输入设计信息。支持行为级和结构级的输入方式；支持Top-Down设计；ConceptHDL与Allegro紧密集成。图2为ConceptHDL界面。图2：ConceptHDL界面1.2.3Allegro-PCB设计系统Allegro根据价格有多种配置。如：AllegroExpert--PCB设计专家系统；AllegroDesigner-PCB设计系统；PCBDesignStudio--PCB设计工具AllegroExpert--PCB设计专家系统的功能：可以同时处理48个信号层，无限制绘图层。可以进行SI、EMC、可测试性、可生产性等的在线分析。对预先设置的规则进行自动检查。有效的自动交互布局。与Spectra自动布线器无缝连接，实现基于形状的无网格布线功能。可以输出多种生产加工数据，包括标准Gerber文件，多种光绘机文件，D码表，装配图，测试针床数据，帖片机数据等等。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园4光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2具有其它通用PCB设计工具，以及CAD设计工具的接口。图3为AllegroExpert的界面。图3：Allegro界面1.2.4PartDeveloper-原理图库建库工具PartDeveloper是原理图库建库工具。界面见图4。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园5光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图4：PartDeveloper界面2.板级设计的文件结构及工程的设置CADENCE的板级设计采用工程或项目（Project）式的文件结构。目录及设置文件的构成如图5。图5：板级设计目录及设置文件的构成当工程目录位置发生改变时，如设计从资料室转移到中试人员机器上，首先应该恢复或者修改设置文件，还原设计环境，否则，无法读到完整的原理图。由于公司的PCB文件包单独归档，只需看PCB文件（*.brd）时，直接用Allegro打开*.brd文件即可，不存在还原设计环境问题。（不需要启ProjectManager。）3.Allegro中的基本操作在Allegro中进行PCB的评审时，需要掌握以下的基本操作：3.1界面设置为了能够快捷地操作，应该有效地设置工具条。推荐的设置如图6：光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园6光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图6：推荐的工具条设置3.2可视性及颜色设置可视性及颜色设置通过进入。如图7。图7：可视性及颜色设置光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园7光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2Allegro按照项目的属性分为7个Group。看图常用以下4个Group：Geometry--器件外型的显示及丝印等Manufacturing--测试点标识（Probe-Bottom），孔径标识（Ncdrill-Figure），孔径表（Ncdrill-Legend）等等Stack-up--电路层、焊盘、过孔等等Component--器件位号的显示及丝印等3.3屏幕操作图形的缩放用以下图标：系统定义功能键：F9--缩小F10--放大滑屏操作：三键鼠标：按住中键，拖动鼠标。双键鼠标：同时按住两个键，拖动鼠标。点鼠标右键，可分别选Done、Oops、Cancel，完成操作、取消上一步操作、取消全部操作。3.4控制板如图8，在控制板中可以：对电路层的可视性进行控制。对过滤器进行控制。看图在过过滤器中常用的项为：Comps、Symbols和Nets。利用全局小窗口，进行导航。快速定位要查找的项目。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园8光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图8：控制板的使用3.5项目的高亮查找与查询项目的高亮查找：1.图形中，将所有的项目去高亮。2.点击高亮图标。3.在过滤器中选需要查找的项目，“”处键入需查找的内容。4.利用全局小窗口，进行导航。可以快速定位要查找的项目。项目的属性及内容查询：1.点击图标，或按“F5”功能键。2.在过滤器中选需要查询的项目，“”处键入需查找的内容，或者直接点击项目。3.在弹出的窗口中显示了内容。如图9。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园9光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图9：项目的属性及内容查询3.6测距利用Allegro中的Display--〉Measure的功能，结合过滤器中，并合理设置Grid可以对图进行距离的测量。图10为对Pin中心距的测量。图10：对Pin中心距的测量4.Allegro中的PCB可生产性评审根据公司的PCB工艺要求和Allegro中功能，可以进行基本的PCB可生产性评审。Allegro无法将实际的器件与PCB封装进行比较来判断焊盘的尺寸与孔径的正确性。器件封装库由正确的原理图库和封装库保证。4.1检查设计规则和运行DRC设计规则检查程序4.1.1检查PCB中的设计规则（Constrain）是否符合公司的工艺要求。与PCB可生产性有关的规则集主要是间距，SpacingRuleSet。从Setup–Constrains或点击图标进入ConstrainsSystemMaster。图11。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园10光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图11：ConstrainsSystemMasterSetStandardsValues…进入板的缺省间距的设置。当表中显示xx时，表示规则集中有不同的值。图12。图12：DefaultValueForm从图11所示Spacingruleset的Setvalues…可进入图13规则集的设置表。浏览规则集，若设置符合公司的工艺要求，不要改动规则的控制值。若有小于公司规定值的项目，将其改为公司的规定值。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园11光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图13：规则集的设置表4.1.2运行DRC设计规则检查程序Tools–UpdateDRC运行DRC设计规则检查程序。在可视性及颜色设置中打开相关的DRC项目，如图14。由于电源和地层光绘有特殊的处理，其与可生产性评审的关系不大，应将电源和地层的DRC关掉。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园12光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图14：DRC的可视性及颜色设置4.1.3解读DRC内容Allegro检查出PCB与设计规则冲突时，图上会出现DRC错误标记，如图15。图15：解读DRC需要了解实际值和规则确定的值时，按图16操作，自动弹出所需了解的信息。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园13图16：了解实际值和规则确定的值在评审时，应该注意确定那些是真正影响PCB可生产性的DRC错误。4.2回流焊面的布局检查为了高效而准确地检查回流焊面的布局，在PCB图中打开以下颜色：回流焊面的丝印和Place-Bound-top/bottom、焊盘、Package-topDRC（或Package-bottomDRC）。效果如图17。图17：回流焊面的布局检查当有器件间距冲突时，图中有以下标志。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园14光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2由于PCB上常有预留的调试用测试点，如焊示波器探头夹针等，或者有备用器件，评审时注意判别问题的真伪。由于公司不是所有的事业部在设计PCB封装时，就已经将公司工艺对器件的间距要求设计到了封装库的Place-Bound-Top层。（如图18：CDMA事业部的PBGA封装，Place-Bound-Top比器件体外扩了5毫米。）因此，该项DRC检查只能根据库的准确情况作为参考。随着公司的设计规范不断完善，依靠软件控制设计的可生产性将能够实现。图18：考虑了间距要求的PBGA封装库4.3波峰焊面的布局检查在PCB图中打开以下颜色：波峰焊面的丝印和Place-Bound-top/bottom、焊盘、Package-topDRC（或Package-bottomDRC）。效果如图19。光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园15光电通讯网丰富的开发资源，丰富的技术交流，硬件设计者的网上家园2004-7-2图19：波峰焊面的布局检查除根据上一条的方法检查间距之外，波峰焊面还应该检查器件的方向，器件较少时可以采用目测的方法。器件较多时可以用DFACheck中的Component-orient