FPGA培训与总结

FPGA入门培训苏州智汇谱电子科技2015.07.23大纲•一、应用背景与厂商•二、器件的基本结构•三、工程实例•四、约束与分析一、FPGA的应用背景•（1）产品开发机顶盒、医疗仪器、车载电子仪器（2）系统与IP的原型验证手机芯片的原型实现FPGA主要厂商及产品•中高端:Xilinx&Altera分布占有48%与41%的市场份额•中低端：Lattice&Microsemi图UltraScale架构----业界首款ASIC级AllProgrammable架构，是行业首次在全面可编程的架构中应用尖端的ASIC技术，致力于从根本上满足人们对数百Gbps的系统性能、全线速下的智能处理能力以及高速浮点运算水平的需求。UltraScale架构能够从布线、时钟、关键路径及电源等四方面解决影响先进节点芯片性能方面的最大瓶颈问题——互连Lattice资深产品暨企业行销总监BrentPrzybus表示，网通、工业控制、监控系统等应用正掀起分布式计算的风潮，低功耗、小尺寸FPGA市场后市可期。有鉴于此，为迎合市场趋势要求，降低耗电量、缩小体积及缩减成本将为Lattice于2013年侧重的三大FPGA产品策略自收购Actel后，Microsemi的FlashFPGA在FPGA市场走向主流。其SmartFusion2产品系列具有最高标准的安全性、带有实时嵌入式处理器的即时运作特性，以及具有SEU免疫能力的无与伦比的高可靠性和扩展温度范围支持，已经用于电信、工业、安防和国防市场中众多客户系统中FPGA业界的后起之秀——Achronix（亚克尼斯）以其凌厉的市场攻势。Speedster22iFPGA采用英特尔领先的22纳米3DTri-Gate晶体管技术，其功耗是竞争对手同类器件的一半，是业内唯一内嵌10/40/100G以太网MAC、100GbpsInterlaken、PCIExpressGen1/2/3和2.133GbpsDDR3控制器硬核的FPGA器件。技术发展趋势二、器件的基本结构Altera的FPGAXilinx的FPGA或其他公司的FPGA一般的结构都是由一些CLB或类似称为LE的宏单元组成其内的component一般是查找表LUT时序单元如寄存器外加一些如进位链等先进的结构每个CLB包含4个相似的Slice4个Slice按照如上图的阵列排布每个Slice都与一个开关矩阵紧密相接以便连到通用布线阵列GRM在CLB中还有内部的快速的互联线保证4个slice之间快速的互联每个乘法器块紧靠着BlockRAM共用4个开关矩阵三、工程实例•#STEP#0:defineoutputdirectoryarea.•SetoutputDir./Tutorial_Created_Data/bft_output•filemkdir$outputDir•#STEP#1:setupdesignsourcesandconstraints•read_vhdl-librarybftLib[glob./Sources/hdl/bftLib/*.vhdl]•read_vhdl./Sources/hdl/bft.vhdl•read_verilog[glob./Sources/hdl/*.v]•read_xdc./Sources/bft_full_kintex7.xdc•#STEP#2:runsynthesis,reportutilizationandtimingsynth_design-topbft-partxc7k70tfbg484-2write_checkpoint-force$outputDir/post_synthreport_timing_summary-file$outputDir/post_synth_timing_summary.rptreport_power-file$outputDir/post_synth_power.rpt•#STEP#3:runplacementandlogicoptimzation,reportutilizationandtimingestimates,writecheckpointdesign•opt_design•place_design•phys_opt_design•write_checkpoint-force$outputDir/post_place•report_timing_summary-file$outputDir/post_place_timing_summary.rpt•#STEP#4:runrouter,reportactualutilizationandtiming,writecheckpointdesign,•rundrc,writeverilogandxdcout•route_design•write_checkpoint-force$outputDir/post_route•report_timing_summary-file$outputDir/post_route_timing_summary.rpt•report_timing-sort_bygroup-max_paths100-path_typesummary-file•$outputDir/post_route_timing.rpt•report_clock_utilization-file$outputDir/clock_util.rpt•report_utilization-file$outputDir/post_route_util.rpt•report_power-file$outputDir/post_route_power.rpt•report_drc-file$outputDir/post_imp_drc.rpt•write_verilog-force$outputDir/bft_impl_netlist.v•write_xdc-no_fixed_only-force$outputDir/bft_impl.xdc•#STEP#5:generateabitstream•write_bitstream-force$outputDir/bft.bit四、约束与分析•管脚约束•时序约束•位置约束•PathfromInputPorttoInternalSequentialCell•InternalPathfromSequentialCelltoSequentialCell•PathfromInternalSequentialCelltoOutputPort•PathfromInputPorttoOutputPort结束，感谢大家！