欢迎参加VHDL培训

VHDL培训教程欢迎参加VHDL培训浙江大学电子信息技术研究所电子设计自动化(EDA)培训中心编写:王勇TEL:7951949或7951712EMAIL:[e-mail]培训教程第一讲、VHDL简介及其结构第二讲、VHDL中的对象、操作符、数据类型第三讲、VHDL中的控制语句及模块第四讲、状态机的设计第一讲、VHDL简介及其结构•通过本课的学习您可以了解以下几点1、VHDL的基本概念2、VHDL的基本结构3、VHDL的设计初步•VHDL-VHSICHardwareDecriptionLanguage其中VHSIC-VeryHighSpeedIntegratedCircuit电子设计自动化的关键技术之一是要求用形式化方法来描述硬件系统。VHDL适应了这种要求。什么是VHDLVHDL和VerilogHDL•VerilogHDL：另一种硬件描述语言，由Verilog公司开发，1995年成为IEEE标准。优点：简单、易学易用缺点：功能不如VHDL强大，仿真工具少•VHDL：1987年成为IEEE标准优点：功能强大、通用性强。缺点：难学VHDL的发展历史•起源于八十年代，由美国国防部开发•两个标准:1、1987年的IEEE1076（VHDL87）2、1993年进行了修正（VHDL93）VHDL在电子系统设计中的应用•电子系统的设计模块VHDL在电子系统设计中的应用•电子系统设计的描述等级1、行为级2、RTL级（Registertransferlevel）3、逻辑门级4、版图级•用VHDL可以描述以上四个等级VHDL在电子系统设计中的应用•系统设计的描述等级-制版级VHDL在电子系统设计中的应用•系统设计的描述等级-逻辑门级VHDL在电子系统设计中的应用•系统设计的描述等级-RTL级VHDL在电子系统设计中的应用•系统设计的描述等级-行为级如何使用VHDL描述硬件实体Entity(实体）Architecture1（构造体）ArchitectureNprocess(进程结构）block(块结构）subprograms(子程序）procedure（过程）function(函数）libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;entitycountisport(clock,reset:inSTD_LOGIC;dataout:outSTD_LOGIC_VECTOR(3downto0));endcount;architecturebehaviorlofcountissignaldatabuffer:STD_LOGIC_VECTOR(3downto0);begindataout=databuffer;process(clock,reset)beginif(reset='1')thendatabuffer=0000;elsif(clock'eventandclock='1')thenifdatabuffer=1000thendatabuffer=0000;elsedatabuffer=databuffer+'1';endif;endif;endprocess;endbehavioral;VHDL结构要点1、ENTITY（实体）格式：Entity实体名IS[类属参数说明][端口说明]EndEntity；其中端口说明格式为：PORT(端口名1，端口名N：方向：类型）其中方向有:IN,OUT,INOUT,BUFFER,LINKAGEVHDL结构要点•注意•简单地说In不可以出现在=或:=的左边out不可以出现在=或:=的右边buffer可以出现在=或:=的两边In信号只能被引用,不能被赋值out信号只能被赋值,不能被引用buffer信号可以被引用,也可以被赋值VHDL结构要点•例子(HalfAdd)其内部结构将由Architecture来描述VHDL结构要点2、Arcthitecture（构造体）格式：Arcthitecture构造体名of实体名is[定义语句]内部信号、常数、元件、数据类型、函数等的定义begin[并行处理语句和block、process、function、procedure]end构造体名；VHDL结构要点•例子(HalfAdd)VHDL结构要点•例子(FullAdd)（学习如何调用现有模块）VHDL结构要点•实例(FullAdd)-entityVHDL结构要点•实例(FullAdd)-architectureVHDL中的设计单元除了entity(实体)和architecture(构造体)外还有另外三个可以独立进行编译的设计单元•Package（包集合）属于库结构的一个层次，存放信号定义、常数定义、数据类型、元件语句、函数定义和过程定义。•PackageBody具有独立对端口(port)的package•configuration（配置）描述层与层之间的连接关系以及实体与构造体之间关系。VHDL中的设计单元•VHDL中的设计单元（可以独立编译）Library库的概念•STD库--VHDL的标准库•IEEE库--VHDL的标准库的扩展•面向ASIC的库--不同的工艺•不同公司自定义的库•普通用户自己的库库：数据的集合。内含各类包定义、实体、构造体等Library库的概念•用户自己的库当您的VHDL文件被编译后，编译的结果储存在特定的目录下，这个目录的逻辑名称即Library，此目录下的内容亦即是这个Library的内容。Package包的概念•Package（包）VHDL中的结构关系•结构关系VHDL简介及其结构•本讲结束•下一讲:VHDL中的对象、操作符、数据类型第二讲、VHDL对象、操作符、数据类型•通过本课的学习您可以了解以下几点1、VHDL的基本类型2、如何在VHDL中定义类型3、VHDL的信号定义4、如何在VHDL中对信号赋值5、VHDL中的操作符VHDL对象、操作符、数据类型•对象object对客观实体的抽象和概括•VHDL中的对象有：1、Constant（常量）在程序中不可以被赋值2、Variable（变量）在程序中可以被赋值(用“:=”)，赋值后立即变化为新值。3、Signal（信号）在程序中可以被赋值(用“=”)，但不立即更新，当进程挂起后，才开始更新。VHDL对象、操作符、数据类型•VHDL中的对象使用：variablex，y：integer；--定义了整数型的变量对象x，yconstantVcc：real；--定义了实数型的常量对象Vccsignalclk，reset：bit；--定义了位类型的信号对象clk，resetVHDL中的对象使用•注意1、variable只能定义在process和subprogram（包括function和procedure）中，不可定以在其外部。2、signal不能定义在process和subprogram（包括function和procedure）中，只可定以在其外部。VHDL对象、操作符、数据类型•对象的属性类似于其它面向对象的编程语言如VB、VC、DELPHI用法格式：对象’属性例子：clk’event--表明信号clk的event属性常用的属性：Signal对象的常用属性有：event：返回boolean值，信号发生变化时返回truelast_value：返回信号发生此次变化前的值last_event：返回上一次信号发生变化到现在变化的间隔时间VHDL对象、操作符、数据类型•Signal对象的常用属性有：接上页delayed[(时延值)]:使信号产生固定时间的延时并返回stable[(时延值)]:返回boolean,信号在规定时间内没有变化返回truetransaction:返回bit类型，信号每发生一次变化，返回值翻转一次例子：A=B’delayed(10ns)；--B延时10ns后赋给A；if（B’Stable(10ns)）；--判断B在10ns中是否发生变化VHDL对象、操作符、数据类型信号的event和last_value属性经常用来确定信号的边沿•属性应用例如：判断clk的上升沿if（(clk’event)and(clk=‘1’)and(clk’last_value=‘0’)）then判断clk的下降沿if（(clk’event)and(clk=‘0’)and(clk’last_value=‘1’)）thenVHDL的基本类型1、bit(位)：`0`和`1`2、bit-Vector(位矢量)：例如：``00110``3、Boolean“ture”和“false”4、time例如：1us、100ms，3s5、character例如：‘a’、’n’、’1’、’0’6、string例如：“sdfsd”、”mydesign”7、integer32位例如：1、234、-21342348、real范围-1.0E38~+1.0E38例如：1.0、2.834、3.14、0.0VHDL的基本类型9、natural自然数和positive正整数10、senveritylevel（常和assert语句配合使用）包含有：note、warning、error、failure•以上十种类型是VHDL中的标准类型，在编程中可以直接使用。使用这十种以外的类型，需要自行定义或指明所引用的Library(库)和Package(包)集合VHDL的基本类型•例子一VHDL的基本类型和赋值•例子二VHDL的基本类型和赋值•例子三例子中信号Z有两个驱动A和B；Z必须定义为一种新的数据类型，否则Z将无法决定取值，语句视为非法。VHDL的基本类型和赋值•例子四VHDL的基本类型和赋值•例子五•要点：赋值语句中的方向应和声明中的方向一样VHDL的基本类型和赋值•连接操作符---使用&VHDL的基本类型和赋值•集合操作---使用（）VHDL的基本类型和赋值•集合操作---采用序号VHDL的基本类型和赋值•集合操作--采用others在VHDL中定义自己的类型•通用格式TYPE类型名IS数据类型定义•用户可以定义的数据类型枚举类型enumberated、整数型integer、实数型real、数组类型array、纪录类型record、时间类型time、文件类型file、存取类型access在VHDL中定义自己的类型•枚举类型enumberated•格式type数据类型名is（元素，元素…...）;•例子typeweekis(sun,mon,tue,thu,fri,sat);typestd_logicis(‘1’,’0’,’x’,’z’);在VHDL中定义自己的类型•整数类integer和实数类real•格式type数据类型名is数据类型定义约束范围;•例子typeweekisintegerrange1to7;typecurrentisrealrange-1E4to1E4在VHDL中定义自己的类型•数组类型array•格式type数据类型名isarray范围of元数据类型名•例子typeweekisarray(1to7)ofinteger;typedeweekisarray(1to7)ofweek;在VHDL中定义自己的类型•时间类型time•格式type数据类型名is范围units基本单位;单位;endunits在VHDL中定义自己的类型•时间类型例子typetimeisrange-1E18to1E18unitsus;ms=1000us;sec=1000ms;min=60sec;endunits注意：引用时间时，有的编译器要求量与单位之间应有一个空格如：1ns；不能写为1ns；在VHDL中定义自己的类型•纪录类型record•格式type数据类型名isrecoerd元素名:数据类型名;元素名:数据类型名;….endrecord;在VHDL中定义自己的类型•纪录类型的例子typeorderisrecordid:integer;date:string;security:b