高速信号完整性工程师培训认证课程-DDR

高速信号完整性工程师培训课程---DDR原理及物理层一致性测试2011/1/212高速信号完整性工程师培训课程SDRAM，DDRI,II,III原理DDRIIICoreF=100MHz,ClockFreq=400MHz,DataFreq=800MHz2011/1/213高速信号完整性工程师培训课程SDRAM，DDRI,II,III原理•DDRI:2bitpre-fetch,同时读取(预取）2n的数据•DDRII:4bitpre-fetch,同时读取（预取）4n的数据。•DDRIII:8bitpre-fetch,同时读取（预取）8n的数据2011/1/214高速信号完整性工程师培训课程DDRSDRAMArchitecture(源同步）MemoryModuleMemorycontrollercommandAddressclockDQ(0:63)DQS采用源同步技术对数据进行传输，减少由于skew造成的误采样2011/1/215高速信号完整性工程师培训课程DDRSDRAMArchitecture(源同步）1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memorycontroller-〉Memory2.对于Data(DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样，即当Write命令时数据方向为Memorycontroller-〉MemoryModule，DQS相对于DQ为centeralign，当Read命令时数据方向为MemoryModule-〉Memorycontroller，DQS相对于DQ为edgealign，在Memorycontroller端会对DQS或者DQ作一个45度的相位偏移。2011/1/216高速信号完整性工程师培训课程DDRI拓扑结构2011/1/217高速信号完整性工程师培训课程DDRII拓扑结构1Kcolumnsx16Krowsx4banksx8outputs=512MbImagecourtesyofMicronTechnology,Inc.ODT2011/1/218高速信号完整性工程师培训课程DDRIII拓扑结构ImagecourtesyofMicronTechnology,Inc.2011/1/219高速信号完整性工程师培训课程DDRIIstate/timing2011/1/2110高速信号完整性工程师培训课程DDRIIstate/timing•PC4300(Bandwidth,Datarate)•4-4-4(Dram三大参数，CL-tRCD-tRP)2011/1/2111高速信号完整性工程师培训课程DDRII与DDRI的主要区别(Summary)•1.采用4bit-Prefetch技术，在同样的核心频率下达到2倍与DDRI的数据传输率。•2.更低的电压：2.5-〉1.8V•3.更低的传输延迟：2.9ns-〉1.8ns•4.Package:T-SOPBGA•5.OCD(off-chipdriver):离线驱动调整，调整上下拉的驱动能力，使交叉点达到中心位置.•6.ODT(On-die-terminator):片内终结电阻,减少反射.•7.PostedCAS2011/1/2112高速信号完整性工程师培训课程DDRII与DDRI的主要区别(OCD)•OCD(Off-chipDriver)impedancecalibration是DDRII的option功能，某些ＤＲＡＭ厂商（例如Micron)会把这个功能给取消，此时的ＯＣＤ为default值。（Default为18ohm,调整为+-3ohm)•Drivemode是测试模式，此时Dram会测试DQS/DQ的skew.Adjustmode是调节模式，通过４个DQ的值（２的４次方），共有16个step调节上下拉电阻。•A9,A8,A7为EMRS的值。2011/1/2113高速信号完整性工程师培训课程DDRII与DDRI的主要区别(ODT)•ODT由EMRSenable/disable,具体ODT的值(例如50,75,150ohm)也由EMRS来设定。ODT一般在chipset中无法设置，只能通过BIOS设置。终结电阻由on-board改变为on-chip.2011/1/2114高速信号完整性工程师培训课程DDRII与DDRI的主要区别(PostedCAS)•PostedCAS是为了解决DDR内存中指令冲突问题，提高DDRII内存的利用效率而设计的功能。在PostedCAS操作中，允许列地址信号CAS紧跟着行地址信号RAS出现在总线上，提高地址和控制总线的利用率，满足DDRII高数据带宽需求。2011/1/2115高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(LowerPower)2011/1/2116高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(Fly-By)2011/1/2117高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(WriteLeveling)2011/1/2118高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(性能和容量提升)2011/1/2119高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(DynamicODT)2011/1/2120高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(DynamicODT)2011/1/2121高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(Terminationresistor)•PC3-6400–400MHz,DDR3-800芯片,6.40GB/s带宽•PC3-8500–533MHz,DDR3-1066芯片,8.53GB/s带宽•传输命令/地址/控制总线,带有On-DIMM终结电阻2011/1/2122高速信号完整性工程师培训课程DDRI/II/III/SDRAM的区别(I)2011/1/2123高速信号完整性工程师培训课程DDRI/II/III/SDRAM的区别(II)2011/1/2124高速信号完整性工程师培训课程Whatyoudon’tknow......canhurtyou!等于信号的上升时间比信号的上升时间快2倍比信号的上升时间快3倍比信号的上升时间快4倍比信号的上升时间快5倍示波器上升时间41%12%5%3%2%上升时间慢/异常幅度衰减示波器上升时间对信号的影响RT(measured)=SQRT[RT(oscilloscope)2+RT(Signal)2]2011/1/2125高速信号完整性工程师培训课程DDR2一致性测试示波器的选择•Risetime(20%-80)=1.8V/(4V/ns)X0.６=270ps•因此，应该选择上升时间为270/5ps-270/3ps＝54-90ps的示波器，也就是2.5G-4G带宽的示波器。2011/1/2126高速信号完整性工程师培训课程DDR３一致性测试示波器的选择•Risetime(20%-80%)=1.5V/(5V/ns)X0.6=180ps•因此，应该选择上升时间为180/5-180/3＝36-60ps的示波器，也就是4G-8G带宽的示波器。2011/1/2127高速信号完整性工程师培训课程DDR所有的命令集（commandset)2011/1/2128高速信号完整性工程师培训课程DDR读命令流程•1：通过Activate选择行地址（Rowaddress)•2：通过Read选择列地址(Columnaddress)•3:经过一个CASlatency(1.5,2,3cycle)•4:读一个Burst的数据流（2,4,6,8)2011/1/2129高速信号完整性工程师培训课程DDR读命令2011/1/2130高速信号完整性工程师培训课程DDR读命令Prechargeclosesrowtoread/writeoperationsandupdatesrowActivatearowReadcolumnofactiverow2011/1/2131高速信号完整性工程师培训课程DDR写命令流程•1：通过Activate选择行地址（Rowaddress)•2：通过Write命令选择列地址(Columnaddress)•3:经过一个tDQSS(75%-125%)clockcycle•4:写一个Burst的数据流（2,4,6,8)2011/1/2132高速信号完整性工程师培训课程DDR写命令2011/1/2133高速信号完整性工程师培训课程DDR写命令2011/1/2134高速信号完整性工程师培训课程DDRCommand和Address的setuptime•选取CS#为低电平时，clock的上升沿相对于WE#的下降沿的delay为setuptime（建立时间）2011/1/2135高速信号完整性工程师培训课程DDRCommand和Address的holdtime•选取CS#为低电平时，clock的上升沿相对于WE#的上升沿的delay为holdtime（保持时间）2011/1/2136高速信号完整性工程师培训课程DDR2SDRAMWritedataCenteralignedwritedatawithdatastrobesDQSBurstlengthof4or8databitsperreadcommandTwodatatransfersperclockcycleImagecourtesyofMicronTechnology,Inc.2011/1/2137高速信号完整性工程师培训课程DDR2SDRAMData&DataStrobeWriteDataisCenter-alignedWithStrobeEdgesDQDQSPreambleDQPatternis0101,0101DQ=1DQ=02011/1/2138高速信号完整性工程师培训课程CursorMeasurement-WRITEWRITEusingCursorsAcommonmethodtomeasuretiming…2011/1/2139高速信号完整性工程师培训课程DDR2SDRAMReadDataEdgealignedreaddatawithdatastrobesDQSBurstlengthof4or8databitsperreadcommandTwodatatransfersperclockcycleImagecourtesyofMicronTechnology,Inc.2011/1/2140高速信号完整性工程师培训课程DDR2SDRAMData&DataStrobeReadDataisEdge-alignedWithStrobeEdgesDQDQSDQPatternis0101,0101,0101,01010在内存控制器对数据进行采样的时候，会将DQS或者DQ进行一个45度的相移，然后对DQ进行采样。2011/1/2141高速信号完整性工程师培训课程CursorMeasurement-READREADusingCursorsAcommonmethodtomeasuretiming…测量tDQSQ2011/1/2142高速信号完整性工程师培训课程DDR2SDRAMRead/WriteDataDQ&DQSSignalsGoTristateBetweenRead&WriteWritedataReaddata2011/1/2143高速信号完整性工程师培训课程DDRI/II/IIIread/write分离方法•因为DQ/DQS是双向的(bi-directional),因此在测试DQ/DQSR/W时必须读写分离。•读写分离可能的方法(在DRAM端）：•1)幅度。ReadWrite;2)斜率。ReadWrite3)相位关系。Read是edge_aligned,Write是centre_aligned.4)DQSPreamble。ReadpreambleWrite.(对于DDRIII，就更容易区分了。因为Readpreamble