QPSK、DQPSK系统调制与解调

实验四QPSK与DQPSK调制实验一、实验目的在2PSK，2DPSK的学习基础上，掌握QPSK，以及以其为基础的DQPSK，OQPSK，/4—DQPSK等若干种相关的重要调制方式的原理，从而对多进制调相有一定了解。二、实验设备1、“移动通信技术应用综合实训系统”实验仪一台。2、50MHz示波器一台。3、实验模块：信源模块，QPSK-调制模块。三、实验原理一）基本理论(A)四相绝对移相键控（QPSK）的调制四相绝对移相键控利用载波的四种不同相位来表征数字信息。由于每一种载波相位代表两个比特信息，故每个四进制码元又被称为双比特码元。我们把组成双比特码元的前一信息比特用a代表，后一信息比特用b代表。双比特码元中两个信息比特ab通常是按格雷码（即反射码）排列的，它与载波相位的关系如表所列。表4-1双比特码元与载波相位的关系双比特码元载波相位φabA方式B方式000°45°0190°135°11180°225°10270°315°由于四相绝对移相调制可以看作两个正交的二相绝对移相调制的合成，故两者的功率谱密度分布规律相同。下面我们来讨论QPSK信号的产生与解调。QPSK信号的产生方法与2PSK信号一样，也可以分为调相法和相位选择法。(1)调相法用调相法产生QPSK信号的组成方框图如下所示。图4-1QPSK信号的组成方框图设两个序列中的二进制数字分别为a和b，每一对ab称为一个双比特码元。并设经过串并变换后上支路为a,下支路为b。双极性的a和b脉冲通过两个平衡调制器分别对同相载波及正交载波进行二相调制。a(1)(1,0)b(0)(0,0)a(0)b(1)(0,1)(1,1)表4-2QPSK信号相位编码逻辑关系a1001b1°1°0°0°A路平衡调制器输出0°180°180°0°B路平衡调制器输出270°270°90°90°合成相位315°225°135°45°(2)相位选择法用相位选择法产生QPSK信号的组成方框图如下所示。串/并变换逻辑选相电路带通滤波器四相载波发生器输出45°135°225°315°图4-2相位选择法产生QPSK信号方框图(B)四相相对移相键控（DQPSK）的调制所谓四相相对移相键控也是利用前后码元之间的相对相位变化来表示数字信息。若以前一码元相位作为参考，并令△φ为本码元与前一码元的初相差。，则信息编码与载波相位变化仍可用QPSK信号相位编码逻辑关系表来表示。不过，φ应变为△φ。对于DQPSK而言，可先将输入的双比特码经码型变换，再用码型变换器输出的双比特码进行四相绝对移相，则所得到的输出信号便是四相相对移相信号。通常采用的方法是码变换加调相法和码变换加相位选择法。（1）码变换加调相法码变换加调相法产生DQPSK原理图与调相法产生QPSK原理图相比，仅在串/并变换后多了一个码变换器。表4-3DQPSK信号相位编码逻辑关系双比特码元载波相位变化△φab000°0190°11180°10270°表4-4四相相对调相码变换的逻辑功能本时刻到达的ab及所要求的相对相位变化前一码元的状态本时刻应出现的码元状态ab△φcdθcdθ000°00135°00135°01225°01225°11315°11315°1045°1045°0190°00135°00225°01225°01315°11315°1145°1045°10135°11180°00135°00315°01225°0145°11315°11135°1045°10225°10270°00135°0045°01225°01135°11315°11225°1045°10315°（2）码变换加相位选择法码变换加相位选择法产生DQPSK信号的原理十分简单，它的组成方框图如下所示。串/并变换逻辑选相电路带通滤波器四相载波发生器输出45°135°225°315°图4-3码变换加相位选择法产生DQPSK信号方框图经分析，它与相位选择法产生QPSK信号的组成方框图完全相同。不过，这里逻辑选相电路除按规定完成选择载波的相位外，还应实现将绝对码转换成相对码的功能。也就是说，在四相绝对移相时，直接用输入双比特码去选择载波的相位；而在四相相对移相时，需要将输入的双比特码ab转换成相应的双比特码cd，再用cd去选择载波的相位。这样，便可产生QDPSK信号。(C)OQPSK的调制OQPSK和QPSK调制类似，不同之处是在正交支路引入了一个比特（半个码元）的延迟，这使得两个支路的数据不会同时发生变化，因而不可能像QPSK那样产生±的相位跳变，而仅产生±/2的相位跳变。因此，OQPSK频谱旁瓣要低于QPSK信号的旁瓣。+1+1-1-1图4-4QPSK的星座图和相位转移图+1+1-1-1图4-5OQPSK的星座图和相位转移图(D)/4—DQPSK的调制/4-DQPSK是对QPSK信号特性进行改进的一种调制方式,改进之一是将QPSK的最大相位跳变±,降为±3/4,从而改善了/4-DQPSK的频谱特性.改进之二是解调方式,QPSK只能用相干解调,而/4-DQPSK既可用相干解调,也可用非相干解调./4-DQPSK的原理框图如下所示.输入数据经串/并变换后上下支路分别为SI，SQ，再经差分相位编码后上下支路分别为UK，VK。串/并变换差分相位编码LPFLPF放大器cosωctsinωct图4-6/4-DQPSK信号的产生原理框图设已调信号Sk(t)=cos(ωct+Φk)式中,θ为kT≤t≤(k+1)T之间的附加相位.上式可展开成Sk(t)=cosωctcosΦk-sinωctsinΦk当前码元的附加相位θ是前一码元附加相位φ与当前码元相位跳变量△φ之和,即Φk=Φk-1+△ΦkUk=cosΦk=cos(Φk-1+△Φk)=cosΦk-1·cos△Φk-sinΦk-1·sin△ΦkVk=sinΦk=sin(Φk-1+△Φk)=sinΦk-1·cos△Φk+cosΦk-1·sin△Φk其中，sinΦk-1=Vk-1,cosΦk-1=Uk-1,上面两式可以改写为Uk=Uk-1·cos△Φk-Vk-1·sin△ΦkVk=Vk-1·cos△Φk+Uk-1·sin△Φk这是/4-DQPSK的一个基本关系式.它表明了前一码元两个正交信号Uk-1、Vk-1与当前码元两正交信号Uk、Vk之间的关系.它取决于当前码元的相位跳变量△Φk,而当前码元的相位跳变量△Φk则又取决于差分相位编码器的输入码组SI、SQ,他们的关系如下表所示.表4-5/4-DQPSK的相位跳变规则SISQ△Φkcos△Φksin△Φk11/41/21/2-113/4-1/21/2-1-1-3/4-1/2-1/21-1-/41/2-1/2上述规则决定了在码元转换时刻的相位跳变量只有±/4和±3/4四种取值.U和V只可能有0,±1/,±1五种取值.设该滤波器的矩形脉冲响应函数为,那么最后形成的∏/4-DQPSK信号可以表示为S(t)=kg(t-kTs)cosΦkcosωct-kg(t-kTs)sinΦksinωct二）芯片特点一、AD9834简介AD9834是一个将相位累加器，正弦只读存储器（SINROM）和一个D/A转换器集成在一个单一的CMOS芯片上的数字控制式震荡器。芯片具有相位和频率调制性能。频率精确性能被控制到0.25billion（十亿分之一），时钟速率为50MHz。通过串行接口装载控制字到寄存器，可以实现调制。AD9834为用户提供了多种输出波形。正弦只读存储器（SINROM）可以被旁路，因此，可以从DAC输出线性的向上或者向下斜坡电压。如果SINROM没有被旁路，将产生一个正弦曲线输出。另外，如果需要时钟输出，DAC数据的MSB位将可以被输出，或者在芯片上的比较器能被使用。数字部分电源电压由在芯片内的一个稳压器提供，当DVDD2.7V时，稳压器使DVDD下降到2.5V。数字部分和数字部分电源是独立的，并且可以由不同的电源驱动，例如，在AVDD=5V时，DVDD可以等于3V。AD9834有一个低功耗模式控制引脚端(SLEEP)，因此可以从外部控制低功耗模式。芯片上没被使用的部分可以关断电源，能够将电流消耗减到最小，例如，在时钟输出发生时，可以关断DAC电源。AD9834采用TSSOP-20封装。AD9834工作电源电压为2.3V～5.5V。在3V电源电压时，消耗功率20mW，时钟速率为50MHz，具有低抖动的时钟输出和正弦波输出/三角波输出，控制字采用串行装载方式，窄带SFDR﹥72dB。AD9834可以应用与测试设备、慢速扫频仪、DDS调频和数字调制等领域。二、AD9834的芯片封装与引脚功能AD9834采用TSSOP-20封装，引脚封装形式如图4-7所示。AD9834TOPVIEW(NottoScale)1234567891011121314151617181920IOUTBIOUTAGNDVINFSYNCSCLKSDATASLEEPRESETPSELECTFSELECTMCLKDGNDCAP/2.5VDVDDAVDDCOMPREFOUTFSADJUSTSIGNBITOUT图4-7AD9834引脚排列其引脚功能如表4-6所示。表4-6AD9834引脚功能引脚符号功能模拟信号和基准信号1FSADJUST满量程校准控制端。一个电阻(RSET)连接引脚FSADJUST和引脚AGND之间。电阻(RSET)用来定义满量程DAC电流的大小。(RSET和满刻度电流之间的关系为IOUTFULLSCALE=18×VREFOUT/RSET，一般，VREFOUT=1.20V，RSET=6.8KΩ2REFOUT电压基准输出。AD9834在此引脚提供一个可用的、内部的1.20V基准电压。3COMPDAC偏置引脚端。此引脚被用来退耦DAC偏置电压17VIN比较器输入。比较器可以将DAC输入的正弦曲线转化为方波。将DAC输出输入到比较器之前，应该进行适当的滤波，以改善信号的不稳定性。当控制寄存器内的位OPBITEN和SIGNPIB被设置为“1”时，比较器输入端连接到VIN1920IOUTIOUTB电流输出。这是一个高阻抗电流源。一个阻值为200Ω的负载电阻被连接在IOUT与AGND之间。推荐在IOUT/IOUTB和AGND之间连接一个20pF的电容，以防止时钟的串绕反馈电源电压4AVDD模拟电路部分的电源电压正端。AVDD取值范围为2.3～5.5V。AVDD与AGND之间有一个0.1μF的去耦电容5DVDD数字电路部分的电源电压正端。DVDD取值范围为2.3～5.5V。DVDD与AGND之间有一个0.1μF的去耦电容6CAP/2.5V数字电路在2.5v的电源电压下工作。该2.5v电压由DVDD利用在芯片上的稳压器产生（当DVDD﹥2.7V时）。稳压器需要一个典型值为100nF的去耦电容器接在CAP/2.5V与DGND之间。如果DVDD≤2.7V时，CAP/2.5V应当被短接到DVDD7DGND数字接地18AGND模拟接地数字接口和控制器8MCLK数字时钟输入。DDS输出频率用二进制的分数表示，即为MCLK频率的二进制的分数。输出频率精确度和相位噪声由该时钟定义9FSELECT频率选择输入。FSELECT控制频率寄存器FREQ0或者FREQ1在相位累加器中的使用。频率寄存器的使用选择可通过引脚FSELECT和位FSEL完成。当FSEL位被用来选择频率寄存器时，引脚FSELECT应连接到CMOS高电平或低电平10PSELECT相位选择输入。PSELECT控制频率寄存器PHASE0或者PHASE1，是被附加到相位累加器的使用。相位寄存器的使用选择可通过引脚PSELECT和位PSEL完成。当PSEL位被用来控制相位寄存器时，引脚PSELECT应连接到CMOS高电平或低电平11RESET复位，高电平数字信号输入有效。RESET应适当地将内部寄存器复位为0，这与半量程的模拟输出相对应。RESET不影响任何一个地址寄存器12SLEEP睡眠模式控制，高电平输入有效。当此引脚为高电平时，DAC电源关断。此引脚与控制位SLEEP1