第1章三维集成电路概述集成电路由一层半导体器件和多层互连线组成。早期提高性能和扩展功能的重点都集中在晶体管层面,即通过减小特征尺寸(CriticalDimension)实现更高的速度、更低的功耗,以及更高的集成度。从1965年GordonMoore提出摩尔定律(Moore’sLaw)[1],即集成电路的集成度以每18个月翻一番的速度提高,目前复杂微处理器已经集成了超过10亿个晶体管。摩尔定律的发展是依赖光刻技术的不断进步和器件的特征尺寸不断减小而实现的,即制造更小尺寸的金属氧化物半导体场效应晶体管(Metal-OxideSemiconductorField-EffectTransistors,MOSFET),提高单位面积的MOSFET数量,减小MOSFET的功耗,提高工作速度。除了光刻技术的进步,集成电路特征尺寸的不断减小还依赖于新的制造工艺及新材料的不断引入,如图1-1所示,从而维持了集成电路的集成度遵循着摩尔定律在不断发展。图1-1集成电路发展不同技术节点引入的新材料和新工艺从集成电路的发展历史来看,每进入一个新的技术节点,集成电路的集成度和性能都会提高50%~60%,而目前每个晶体管的成本已经下降到了10-6美元,这一规律在90nm技术节点以前尤其明显。然而,随着集成电路技术的不断发展,到45nm以后每一个技术节点却只能将集成电路的性能提高20%左右,而相对于45nm以后晶圆厂近50亿美元的投资,技术进步所带来的集成电路性价比的提高已经越来越小。导致这一趋势的主要原因包括以下几个方面:首先,依靠光刻技术不断进步的技术难度越来越大、成本越来越高,最终会导致通过减小特征尺寸提高性能的经济性不复存在,失去集成电路发展的源动力;其次,即使光刻技术能够不断进步,由于其他工艺水平、材料性质和物理规律的限制,基于目前场效应原理工作的MOSFET有可能在特征尺寸小于一定极限以后不再有效,使集成电路的发展停滞;第三,即使MOSFET的特征尺寸越来越小,由于功耗的限制,器件时钟频率也会趋于稳定,性能难以持续提高。实际上,目前以处理器为代表的集成电路已经出现了时钟频率基本停滞的情况。1.1集成电路发展的瓶颈早期的集成电路采用金属铝作为导电互连材料。随着特征尺寸的减小,铝在电阻率、电迁移、可靠性和制造技术等方面的问题,使其很难满足互连线宽不断减小的要求。1997年IBM推出铜互连技术,并于1998年推出世界上第一个采用铜互连的微处理器PowerPC750,将处理器的速度提高33%。铜的电阻率比铝约低40%,同时抗电迁移能力更强、更适合线宽减小的需求,通过IBM研发的铜大马士革(Damascene)电镀技术、扩散阻挡层和钨塞技术,解决了铜难以刻蚀和扩散等问题,使互连技术持续支持摩尔定律的发展。铜的性能优势和制造技术的解决,使铜在2004年基本取代了铝,成为130nm技术节点以后互连的唯一选择。铜互连的复杂程度随着技术节点的进步而不断提高。1997年IBM首次推出铜互连技术时,实现了6层铜互连。如今,复杂芯片的铜互连已经增加到12层甚至15层。按照多层铜互连的传输距离,可以将互连分为连接晶体管的钨钉层、中间层局域(局部)互连,以及顶部的多层全局互连,如图1-2所示。根据国际半导体技术发展蓝图(InternationalTechnologyRoadmapofSemiconductor,ITRS)的数据[2],去除全局互连后,局域互连的密度从2007年65nm节点的1439mm/cm2增加到2013年32nm节点的3125mm/cm2,到2015年22nm时将达到4545mm/cm2。互连数量迅速增加,导致集成电路的设计、制造、性能和可靠性都受到严重的影响。例如长度和延时的增加使电路同步工作异常困难,加之高频串扰增加,互连密度剧增,交叉干扰等因素的影响,造成了目前高集成度电路版图级设计的主要工作不是如何满足功能和性能的要求,而是如何排布这些互连线以避免相互交叉和干扰,导致设计过于复杂。这些问题的出现,使互连危机(InterconnectionCrisis)成为限制集成电路发展的重要瓶颈[3]。图1-2多层铜互连剖面示意图和SEM照片2三维集成技术1.1.1互连延迟与数据传输带宽随着集成电路特征尺寸的减小,晶体管的速度不断提高,延迟不断下降,功耗不断减小,但是作为集成电路重要组成的铜互连的延迟、噪声和功耗却不断增加。引起互连问题的主要原因是局域互连特征尺寸的不断减小和全局互连长度的不断增加。在局域互连中,随着特征尺寸的减小以及铜与扩散阻挡层相对面积比的下降,铜互连的截面积迅速减小,导致互连的电阻上升,同时功率密度的增加引起互连线温度增加,这些都导致互连的阻抗增加。更重要的是,特征尺寸的减小使铜互连中电子在铜晶粒界面和材料界面的电子散射(晶格散射)作用增强,引起铜电阻率的增加,如图1-3所示。由于晶格和界面散射成为电阻率的主要因素,导致了更大的电阻电容(RC)延迟。根据ITRS的数据,局域铜互连的有效电阻率从2007年65nm的3.51μΩ·cm增加到2013年32nm的4.83μΩ·cm,增加幅度达到38%,而1mm局域互连的延迟从890ps增加到4555ps。随着集成电路复杂度和晶体管数量的不断增加,芯片的面积也在不断增加,导致全局互连的长度也随之增加,使全局互连延迟受互连长度的影响更为严重。互连延迟可以近似表示为互连电阻、电容和互连长度的关系td=0.35RCL2(1-1)式中,td是互连的延迟;R、C和L分别是互连的电阻、电容和长度。由于延迟与互连的长度成平方关系,因此全局互连的延迟随着长度的增加而迅速增加。随着特征尺寸的减小,互连的电容减小极为缓慢,而不考虑边界效应,技术节点每进步一代,仅由于尺寸减小而导致电阻至少增大一倍,因此互连延迟随着特征尺寸的减小反而不断增大。对于局域互连,因为模块的减小导致内部局域互连长度缩短,在一定程度上抵消甚至超越了RC延迟。从180nm工艺代开始,互连线延迟的增加量就超过了器件缩小所提升的性能,片上互连已经开始决定了集成电路的性能[4]。当互连长度和密度增加到一定程度时,特征尺寸减小所带来的速度的增加被互连RC延迟所抵消,如图1-4所示。标准CMOS在1μm工艺节点时,1mm全局互连线的延时为1ps,而相应的晶体管的延时为20ps;到32nm节点时,即使使用铜互连和超低κ介质材料,1mm全局互连线的延时也增加到1129ps,而相应晶体管的延迟却只有1ps。因此由于全局互连长度的不断增加,引起互连本身的RC延迟增大,影响了芯片速度。图1-3铜的电阻率随特征尺寸变化的关系图1-4门延迟及互连延迟随工艺节点的变化3第1章三维集成电路概述目前解决互连延迟的方法是在长互连中加入缓冲器(中继器),将长互连分为两段,可以将互连的延迟减小一半。缓冲器引入的延迟较小,但是却消耗更多的功耗,并且所需缓冲器的数量随着特征尺寸的减小成指数关系上升,使缓冲器无法从根本上解决互连所带来的问题。互连的延迟是未来集成电路发展的主要瓶颈和挑战,需要超低介电常数介质层材料、工艺、设备等方面都取得突破性的进展,才有可能实现与目前结构类似的多层金属互连。然而,目前尚未发现有合适的超低介电常数材料能满足制造工艺、可靠性、电学和热力学性能方面的要求,ITRS预测的超低介电常数应用时间也因此推迟,以至于2008年Sematech甚至预言,通过材料选择解决互连延迟问题的大门已经关闭[5]。由于平面子系统间的互连距离过长,目前通用处理器的速度很大程度上受限于存储器的带宽,处理器内核不得不停下来等待内存数据,因此存储器与处理器之间的数据传输带宽已经成为执行大数据量任务时主要的性能影响因素。目前的解决方法是增加处理器芯片上高速缓存(Cache)的数量,但是目前高速缓存的面积已经占处理器总面积的50%以上,极大地增加了处理器的成本。随着移动通信技术的不断发展,嵌入式闪存和DRAM的需要都高达128M以上,而目前嵌入式存储器与逻辑单元之间仍旧为传统的体系结构,影响了整个系统的性能,并且随着大容量内存的集成,占用的芯片面积显著地增加芯片的成本。即使如此,目前所采用的架构仍旧不能满足处理器对数据传输速率的要求,必须采用更高传输带宽的结构,才能最大限度地发挥处理器的性能。1.1.2功耗功耗是限制集成电路继续以摩尔定律持续发展的另一关键因素。动态功耗P可以近似地表示为P=αCV2f(1-2)其中,α为有效系数(ActivityFactor);V为驱动电压;f为工作频率;C为开关电容,如栅电容和互连电容。互连延迟的增加一方面严重影响了芯片的速度和性能,而另一方面,由于金属互连的动态功耗与阻抗以及负载电容成正比,因此互连的功耗随着特征尺寸的减小而迅速增加。同时,互连的总长度以更快的速度增加,进一步加剧了互连功耗的问题。Intel和IBM的研究表明,在130nm节点时,主流高性能微处理器的动态功耗中,有51%是由互连线引起的[6],而互连功耗中的90%被只占总数10%的全局互连所消耗。如果互连技术没有根本性的改变,到32nm技术节点时,互连所消耗的功耗将惊人地达到整个微处理器功耗的80%。目前为了减小全局互连延迟而引入的重定时、中继器等功能需要的一系列电路模块,也会占用相当大的芯片面积和功耗。因此,减小互连功耗已经成为降低芯片整体功耗的重要手段。芯片功耗的增加直接导致应用功耗的增加。随着互联网和数据技术的发展,大型数据中心越来越多,而每个数据中心所消耗的电量都是惊人的。例如对于一台刀片式服务器,其功耗约为250W,但同时需要250W的功率进行冷却,即每台服务器需要500W的功耗。一个中等规模的数据中心包括约1万台服务器,整个功耗达到5MW[7]。因此,随着芯片复杂度和晶体管数量的不断增加,金属互连的长度和复杂度以更快的速度增加,加剧了互连延迟和功耗的问题[9,10]。尽管采用中继器,增加互连层数,增加介质厚度和线宽,使用超低介电材料等方法可以改善延迟,但是包括局域互连和全局互连在内的互4三维集成技术连问题已经取代晶体管成为决定集成电路性能的主要因素,也成为限制未来集成电路发展的真正的瓶颈,甚至导致摩尔定律最终也将因为互连问题而不再有效[11]。为了减小互连瓶颈对集成电路发展的束缚,需要在局域互连领域不断改善铜的电阻率并探索超低κ介质材料及其集成问题;需要在全局互连领域寻找降低互连长度,提高互连带宽,减小互连延迟的有效方法。这些方法一方面可能减少或者缓解随着特征尺寸不断减小而造成的局域互连和全局互连的延迟问题,另一方面可能通过新的互连架构实现多功能SoC的集成问题。1.1.3异质芯片的SoC集成集成电路特别是CMOS技术发展的典型特点是器件的特征尺寸和集成度按照摩尔定律持续地等比例缩小,这一继续延伸摩尔定律(MoreMoore)的发展方向使特征尺寸不断向着45nm、32nm和22nm节点发展,延伸摩尔定律仍是目前半导体产业的主流,如图1-5所示[2]。随着技术难度、投资额度的不断增大,以及功耗和量子效应等物理定律决定的发展极限的迫近,近年来出现了超越摩尔定律(MorethanMoore)的发展概念,即通过新材料、新结构和新功能的引入,实现芯片的更多功能,并尝试继续缩小特征尺寸。在图1-5所示微电子学的3个主要发展方向中,通过芯片系统技术(System-on-a-Chip,SoC)集成多功能模块来提高芯片的综合信息处理能力,增加功能,提高性能并降低成本。这些模块可能包括逻辑、存储器、RF通信、MEMS传感与执行、光电等数字和模拟电路或其中一部分,如图1-6所示。SoC包含的功能复杂多样,在提高系统性能,增加功能的同时,也大大地增加了系统的复杂性。图1-5微电子学和半导体技术发展的主要方向和趋势SoC概念的提出是基于单芯片的结构,即所有的功能制造在一个芯片上,如图1-7(a)所示。然而,SoC发展中最大的困难是不同的功能模块需要采用不同的制造工艺,例如标准CMOS、SiGe、BiCMOS、Bipolar、GaAs,以及MEMS工艺等。例如对于RF无线通信系统,5第1章三维集
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